SU478429A1 - Устройство синхронизации - Google Patents

Description

(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ

дени , нулевой вход и нулевой выход второго триггера подсоединен к первому входу четвертого элемента совпадени , а первый вход блока синхронизации и приведени  в исходное состо ние подключен к единичному входу первого триггера.

Изобретение по снено чертежами.

На фиг. 1 приведена структурна  электрическа  схема устройства; на фиг. 2 временные диаграммы.

Синхронизирующее устройство содержи элементы совпадени  1-5, инверторы 6-8 , узел 9 синхронизируемого сигнала, входные шины 10 - 12 блока синхронизации и приведени  в исходное состо ние , первый, второй и третий триггеры 13 - 1@, выходную шину 16. Элементы 1, 6, 7, 8 образуют ограничитель длительности импульсов, а остальные элементы - блок синхронизации и приведени  в исходное состо ние. К шинам 11, 12 подвод тс  колебани  первой и второй тактовых частот f и f о

Устройство работает следующим образом .

В исходном состо нии, т.е. до поступлени  синхронизируемого Сигнала, вход

17первого блока совпадени  1 имеет низкий потенциал, а на его втором входе

18за счет нечетного числа инверторов 6 - 8 - высокий потенциал. На выходах элементов совпадени  1, 2, 3, 5 действуют высокие потенциалы.

Начальное состо ние триггеров 13, 14, 15 нулевое, т.е. их нулевые выходы 19, 20, 21 имеют высокий потенциал, единичные выходы 22, 23, 24 - низкий.

При по влении в узле 9 положительного перепада напр жени  происходит одновременное переключение первого элемента совпадени  1 и инвертора 6. На выходе 25 первого элемента совпадени  1 образуетс  низкий потенциал, вызывающий переключение первого триггера 13 в единичное состо ние. После последовательного переключени  инверторов 6, 7, 8 на втором входе 18 первого блока совпадени  по вл етс  низкий потенциал, который вызывает переключение его в исходное состо ние, тем самым ограничива  длительность синхронизируемого внешнего сигнала. Задержка на переключение инверторов 6-8 определ ет длительность отрцательного импульса 4| на выходе 25 первого элемента совпадени  1 (см. фиг. 2). Число инверторов 6-8 выбирают

таким, чтобы длительность отрицательного уровн  на шине 10 была достаточной дл  переключени  первого триггера 13.

После переключени  триггера 13 в единичное состо ние на его единичном выходе 22 по вл етс  положительный потенциал, разрешающий переключение второго эле|угента совпадени  2 при поступлении положительного импульса первой тактовой частоты f по шине 11. Длительность выходного импульса t второго элемента совпадени  2 зависит от момента переключени  первого триггера 13 относительно положительного уровн  синхронизирующего сигнала (первой тактовой частоты f ).

Если длительность импульса t достаточна дл  переключени  второго

триггера 14 (см. фиг. 2, а), то на выходе 23 по вл етс  высокий потенциал.

Если длительность t в начале  вл етс  недостаточной дл  переключени  второго триггера 14 (см. фиг. 2,в),

то при поступлении следующего очередного положительного импульса первой тактовой частоты на выходе 26 второго блока совпадени  2 по вл етс  отрицательный импульс, по длительности

равный положительным импульсам первой тактовой частоты f , который осуществл ет переключение второго триггера 14 в единичное состо ние.

После переключени  второго триггера

14 в единичное состо ние положительный потенциал на его единичном выходе 23 разрешает переключение третьего элемента совпадени  3 при поступлении положительного импульса второй тактовой частоты f, по шине 12, а отрицательный потенциал на нулевом выходе 20 запрещает переключение четвертого блока совпадени  4.

Отрицательный импульс, образованный

на выходе 27 третьего элемента совпадени  3,  вл етс  выходным сигналом устройства, а также переключает третий триггер 15 в единичное состо ние, а первый - в нулевое.

После переключени  третьего триггера 15 в единичное состо ние на его выходе 24. по вл етс  высокий потенциал , разрешающий переключение п того элемента совпадени  5 при поступлении очередного положительного импульса первой тактовой частоты .

Отрицательный Hivmynbc, по вившийс  на выходе 28 п того блока совпадени  переключает второй триггер 14 в нулевое состо ние.

Третий триггер 15 возвращаетс  в исходное состо ние отрицательным импульсом , возникающим на выходе 29 четвертого блока совпадени  а такте частотыfg после переключени  второго триггера 14 в нулевое состо ние.

Предмет изобретени 

Устройство синхронизации, содержащее узел синхронизируемого сигнала, выход которого подсоединен через ограничитель длительности импульсов к первому входу блока синхронизации и приведени  в исходное состо ние, к второму и третьему входам которого подключены щины первой и второй тактовых частот соответственно, а его выход  вл етс  выходом устройства, отличающеес  тем, что, с целью повышени  надежности в услови х изменени  длительности внешних сигналов , ограничитель длительности импульсов содержит первый элемент совпадени , к одному входу которого подсоединен выход узла синхронизируемого сигнала непосредственно, а к второму входу через нечетное число инверторов, причем выход элемента совпадени   вл етс  выходом ограничител  длительности импульсов , а блок синхронизации и приведени  в исходное состо ние содержит первый триггер, единичный выход которого через первый вход и выход второго элемента совпадени , единичный вхтэд и

единичный выход второго триггера, первый вход и выход третьего элемента совпадени  подключен параллельно к единичному входу третьего триггера, нулевому входу первого триггера и выходу

блока синхронизации и приведени  в

исходное состо ние, второй вход которого подсоединен к вторым входам второго и п того элемен ов совпадени , а третий - к вторым входам третьего и четвертого элементов совпадени , причем выход четвертого элемента совпадени  через нулевой вход и единичный выход третьего триггера, первый вход и выход п того элемента совпадени , нулевой вход и

нулевой выход второго триггера подсодинен к первому входу четвертого элемента совпадени , а первый вход блока синхронизации и приведени  в исходное состо ние подключен к единичному входу

первого триггера.

16

I §

«о

Фиг.1