JP3764560B2 - デジタル遅延回路及びデジタルpll回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、遅延量をデジタル値によって可変設定できるデジタル遅延回路及び外部クロックの位相に追従する内部クロックを生成するためのデジタルPLL(Phase Lock Loop)回路に関する。
【0002】
【従来の技術】
従来のデジタルPLL回路は、例えばUSP5422835に記載されているように、複数のディレイラインによって位相をずらして発生させたパルスを用いて、外部クロックの周期を逓倍した出力信号を生成する。
【0003】
図11は、USP5422835に記載されている従来のデジタルPLL回路900を示す回路図である。図11では、可変ディレイライン1〜3には、位相をそれぞれ120゜、240゜、360゜ずつずらしたパルスPG13、23、33が発生する。そして、パルスPG13、PG23、PG33の論理和からトグルラッチを用いて外部クロック信号EXTRの周期を1.5逓倍した出力信号を生成する。
【0004】
したがって、可変ディレイライン1〜3の遅延量の合計は、外部クロックの1周期にする必要がある。また、3つのディレイラインはそれぞれ同じ遅延量を有する遅延単位ユニットによって構成されている。
【0005】
【発明が解決しようとする課題】
このように、従来のデジタルPLL900は、外部クロックの1周期と同じ遅延量を有するディレイラインが必要であるため、外部クロックの1周期が長いとき、遅延単位ユニットの数も多くなることによって、回路規模が大きくなるという問題点がある。また、ディレイライン内の各ノードの電位は常に変動することによって、デジタルPLL回路の消費電力が大きくなるという問題点がある。
【0006】
本発明は、これらの問題点を解決するためになされたものであり、回路規模及び消費電力の低減が可能なデジタル遅延回路及びデジタルPLL回路を得ることを目的とする。
【0007】
【課題を解決するための手段】
本発明の請求項1に係る課題解決手段は、遅延量を変化させるためのデジタル信号を受けて、遅延量を制御するカウント値を出力する制御回路と、第1遅延単位をそれぞれ有する複数の第1遅延単位ユニットからなる第1ディレイラインと、前記第1遅延単位の所定数分に相当する第2遅延単位をそれぞれ有する複数の第2遅延単位遅延ユニットよりなる第2ディレイラインを含むディレイラインと、を備え、前記ディレイラインは、前記カウント値の下位桁が示す数に応じた前記第1遅延ユニットに遅延対象信号を流通させ、その上、前記カウント値の上位桁が示す数に応じた前記第2遅延ユニットに前記遅延対象信号をさらに流通させて出力し、前記制御回路は更に、前記下位桁の桁溢れが生じたとき、前記下位桁だけを所定の初期値に設定するための初期値設定部を備えることを特徴とする。
【0009】
本発明の請求項2に係る課題解決手段において、前記初期値は、当該初期値から前記所定数だけ変化したときに、前記桁溢れが生じる値である。
【0010】
本発明の請求項3に係る課題解決手段において、前記制御回路は、前記デジタル信号を受け、このデジタル信号に応じて、前記下位桁に対して前記カウントを行い、前記下位桁を出力し、前記下位桁の桁溢れが生じたときは、前記カウント動作中、アップカウント又はダウンカウントのいずれか一方を選択するための別のデジタル信号を出力するための第1制御回路と、前記別のデジタル信号を受け、このデジタル信号に応じて、前記上位桁に対して前記カウントを行い、前記上位桁を出力するための第2制御回路とを備える。
【0011】
本発明の請求項4に係る課題解決手段において、前記第1制御回路は、前記カウントを行い、前記下位桁を出力するための第1アップダウンカウンタを備え、前記第2制御回路は、前記カウントを行うための第2アップダウンカウンタと、前記第2アップダウンカウンタの出力を前記上位桁としてデコードするためのデコーダとを備える。
【0012】
本発明の請求項5に係る課題解決手段において、前記ディレイラインは、前記複数の第1及び第2遅延ユニットのうち、前記遅延対象信号が流通しない前記第1及び第2遅延ユニットの入力電位を固定するための電位固定部を備える。
【0013】
本発明の請求項6に係る課題解決手段は、第1クロック信号を受けて、この位相を追従する第2クロック信号を生成するデジタルPLL回路であって、請求項1記載のデジタル遅延回路と、前記第1クロック信号及び前記第2クロック信号を受けて、これらの位相の比較を行い、この結果を前記デジタル信号として出力するための位相比較部とを備え、前記遅延対象信号は、前記第2クロック信号である。
【0014】
本発明の請求項7に係る課題解決手段において、前記位相比較部は、前記第1クロック信号及び前記第2クロック信号を受けて、前記第1クロック信号の1周期内において生じる前記第2クロック信号のパルス数が予め設定された目標値に達したか否かの検出を行うためのパルスカウンタを備え、前記パルスカウンタの検出の結果に基づいて前記デジタル信号を生成する。
【0015】
本発明の請求項8に係る課題解決手段において、前記位相比較部は、前記パルスカウンタの検出の結果、前記第1クロック信号及び前記第2クロック信号を受けて、前記パルスカウンタの検出の結果により、前記パルス数が目標値に達しているときは前記第1クロック信号及び前記第2クロック信号の位相の比較を行うためのパルス位相比較部をさらに備え、前記パルス位相比較部の比較の結果を前記デジタル信号として生成する。
【0016】
本発明の請求項9に係る課題解決手段は、前記パルスカウンタの検出の結果を受けて、この検出の結果に応じて、前記第2クロック信号を停止するためのクロック信号停止部をさらに備える。
【0017】
本発明の請求項10に係る課題解決手段において、前記制御回路は、前記上位桁が前記カウントを行うことによって変化するとき、前記デジタルPLL回路を搭載するシステムに割り込みを生じさせるための割り込み信号を出力するための割り込み信号出力部を備える。
【0018】
【発明の実施の形態】
図1は本発明の実施の形態におけるデジタルPLL回路1を示すブロック図である。半導体チップ10(システム)は、このデジタルPLL回路1を搭載する。デジタルPLL回路1は、半導体チップ10の外部で生成された第1クロック信号S1(外部クロック信号)を受けて、この位相を追従する第2クロック信号S11(内部クロック信号)を生成する。
【0019】
まず、デジタルPLL回路1の構成について説明する。デジタルPLL回路1は、位相比較器100(位相比較部)、制御回路200及びディレイライン300からなるデジタル遅延回路、及びクロック信号停止回路400(第2クロック信号停止部)を備えている。
【0020】
位相比較器100は、第1クロック信号S1、第2クロック信号S11及びディレイライン300が出力したコンペアクロック信号S10を受けて、信号S1及びS2の位相の比較を行い、この結果を示す遅延量を変化させるためのデジタル信号(第1周波数アップ信号S2、第1周波数ダウン信号S3)及びクロック停止信号S4を出力する。
【0021】
500はディレイライン300及びクロック信号停止回路400を経由する閉ループである。なお、コンペアクロック信号S10はディレイライン300とクロック信号停止回路400との接続点における第2クロック信号である。
【0022】
制御回路200は、第1周波数アップ信号S2及び第1周波数ダウン信号S3を受けて、この信号S2及びS3に応じて、カウントを行い、このカウント値の下位桁を示す下位桁信号S7及びカウント値の上位桁を示す上位桁信号S8を出力する。
【0023】
ディレイライン300は、遅延対象信号である第2クロック信号S11、下位桁信号S7、上位桁信号S8を受けて、コンペアクロック信号S10を出力する。
【0024】
クロック信号停止回路400は、コンペアクロック信号S10及びクロック停止信号S4を受けて、第2クロック信号S11を出力する。
【0025】
制御回路200は、第1周波数アップ信号S2及び第2周波数アップ信号S3を受け、この信号S2及びS3に応じて、カウント値の下位桁に対してカウントを行い、この下位桁に対応する下位桁信号S7を出力し、この下位桁の桁溢れが生じたときは、カウント動作中、アップカウント又はダウンカウントのいずれか一方を選択するための別のデジタル信号(第2周波数アップ信号S5、第2周波数ダウン信号S6)として出力するための第1制御回路201と、第2周波数アップ信号S5及び第2周波数ダウン信号S6を受けて、この信号S5及びS6に応じて、カウント値の上位桁に対してアップカウント又はダウンカウントのいずれか一方を行い、この上位桁に対応する上位桁信号S8を出力するための第2制御回路202とを備えている。
【0026】
ディレイライン300は、第1ディレイライン301及び第2ディレイライン302を含む。第1ディレイライン301は、下位桁信号S7及び第2クロック信号S11を受けて、信号S9を出力する。第2ディレイライン302は、上位桁信号S8及び信号S9を受けて、コンペアクロック信号S10を出力する。なお、信号S9は第1ディレイライン301と第2ディレイライン302との接続点における第2クロック信号である。
【0027】
図2はデジタルPLL回路1の動作を示すタイミングチャートである。図2の時刻T1〜T5はそれぞれ第1クロック信号S1の立ち上がりの時点を示す。
【0028】
まず、時刻T1からT2までを説明する。時刻T1の時点では、第1クロック信号S1の周期は第2クロック信号S11の周期より非常に長いとし、第2周波数アップ信号S5、第2周波数ダウン信号S6及びコンペアクロック信号S10はそれぞれ”0”レベル、”0”レベル及び”1”レベルが時刻T1前から続いているとする。位相比較器100は、第1クロック信号S1の立ち上がりを受けると、”0”レベルのクロック停止信号S4を出力して、第2クロック信号S11のパルス数の検出を開始する。
【0029】
制御回路200は、”0”レベルの第1周波数アップ信号S2及び”1”レベルの第1周波数ダウン信号S3を受けると、時刻T1前より遅延量を増加させるカウント値を示す下位桁信号S7及び上位桁信号S8を出力する。逆に、制御回路200は、”1”レベルの第1周波数アップ信号S2及び”0”レベルの第1周波数ダウン信号S3を受けると、時刻T1前より遅延量を減少させる値を有する下位桁信号S7及び上位桁信号S8を出力する。
【0030】
クロック信号停止回路400は、”0”レベルのクロック停止信号S4を受けると、”1”レベルの第2クロック信号S11を出力する。ディレイライン300は、下位桁信号S7及び上位桁信号S8が示すカウント値に応じた遅延量だけ第2クロック信号S11を遅延させて、これをレベル反転させたコンペアクロック信号S10として出力する。したがって、閉ループ500によって、第2クロック信号S11は発振する。
【0031】
時刻T1から時刻T2までのある時刻において第2クロック信号S11の3つのパルス数が生じたとする。位相比較器100は、予め設定されている目標値(ここでは3つ)と等しい第2クロック信号S11のパルス数を検出すると、クロック停止信号S4を”0”レベルから”1”レベルにする。
【0032】
クロック信号停止回路400は、”1”レベルのクロック停止信号S4を受けると、第2クロック信号S11を”0”レベルに固定する。この時点から遅延量に対応する遅延時間後、コンペアクロック信号S10は”1”レベルに固定される。このようにして、クロック信号停止回路400は、クロック停止信号S4に応じて、第2クロック信号S11を停止する。
【0033】
次に、時刻T2からT3までは、時刻T1からT2までと同様である。但し、制御回路200は、”0”レベルの第1周波数アップ信号S2及び”1”レベルの第1周波数ダウン信号S3を受けているため、さらに、時刻T2前より遅延量を増加させるカウント値を示す下位桁信号S7及び上位桁信号S8を出力する。したがって、第2クロック信号S11のパルスの周期は増加する。
【0034】
また、位相比較器100は、第2クロック信号S11のパルス数が目標値に達しているときは第1クロック信号S1及び第2クロック信号S11の位相の比較を第1クロック信号S1の立上りの時点で行う。位相比較器100は、位相の比較を行うとき、コンペアクロック信号S10が”1”レベルのとき、”0”レベルの第1周波数アップ信号S2及び”1”レベルの第1周波数ダウン信号S3を出力する。逆に、位相比較器100は、位相の比較を行うとき、第1クロック信号S1の立ち上がりで、コンペアクロック信号S10が”0”レベルのとき、”1”レベルの第1周波数アップ信号S2及び”0”レベルの第1周波数ダウン信号S3を出力する。
【0035】
時刻T3〜からT4まで、及び時刻T4からT5までは、時刻T2からT3までと同様に、第2クロック信号S11のパルスの周期が増加する。
【0036】
次に、時刻T5以後を説明する。時刻T5では、コンペアクロック信号S10は”0”レベルになっている。したがって、位相比較器100は、位相の比較を行って、第1クロック信号S1の立ち上がりで、”1”レベルの第1周波数アップ信号S2及び”0”レベルの第1周波数ダウン信号S3を出力する。
【0037】
制御回路200は、”1”レベルの第1周波数アップ信号S2及び”0”レベルの第1周波数ダウン信号S3を受けているため、今度は遅延量を減少させるカウント値を示す下位桁信号S7及び上位桁信号S8を出力する。したがって、第2クロック信号S11のパルスの周期は減少する。
【0038】
これ以後は、第2クロック信号S11のパルスの周期は第1クロック信号S1の立ち上がりの前後において増加したり減少したりする。
【0039】
以上のようにして、デジタルPLL回路1は、第2クロック信号S11のパルスの周期を第1クロック信号S1の立ち上がりの前後において増加させたり減少させたりすることによって、第1クロック信号S1の位相に追従し、かつ第1クロック信号S1の周期の3逓倍の第2クロック信号S11を生成する。
【0040】
図3は位相比較器100の内部構成を示す回路図である。位相比較器100は、第1クロック信号S1及び第2クロック信号S11を受けて、第1クロック信号の1周期内において生じる第2クロック信号S11のパルス数が予め設定された目標値に達したか否かの検出を行うためのパルスカウンタ101と、パルスカウンタ101の検出の結果であるクロック停止信号S4、第1クロック信号S1及びコンペアクロック信号S10を受けて、クロック停止信号S4により、パルス数が目標値に達しているときは第1クロック信号S1及びコンペアクロック信号S10の位相の比較を行うためのパルス位相比較部102をさらに備えている。
【0041】
パルス位相比較回路102は組み合わせ回路1021及びラッチ回路1022を備えている。パルスカウンタ101は第1クロック信号S1及び第2クロック信号S11を受けて、クロック停止信号S4を出力する。組み合わせ回路1021はクロック停止信号S4及びコンペアクロック信号S10を受ける。ラッチ回路1022は、組み合わせ回路1021の出力を受けて、パルス位相比較部102の比較の結果を第1周波数アップ信号S2及び第1周波数ダウン信号S3として生成して出力する。
【0042】
図4はパルスカウンタ101の内部構成を示す回路図である。パルスカウンタ101は、組み合わせ回路1011、シフトレジスタ1012及び目標値設定部1013を備えている。シフトレジスタ1012は、ラッチ回路10121〜ラッチ回路10125を含む。
【0043】
組み合わせ回路1011は、”1”レベルの第1クロック信号S1を受けると、”1”レベルの信号S1011及び”0”レベルのクロック停止信号S4を出力する。また、組み合わせ回路1011は、”1”レベルの信号S1012を受けると、”1”レベルのクロック停止信号S4を出力する。
【0044】
シフトレジスタ1012は、”1”レベルの信号S1011を受けると、目標値設定部1013から目標値を取り込む。そして、シフトレジスタ1012は、目標値を取り込んでから、第2クロック信号S11のパルスを3回受けると、シフトレジスタの桁溢れによって、”1”レベルの信号S1012を出力する。
【0045】
このようにして、パルスカウンタ101は、第1クロック信号S1の立ち上がりを受けると、”0”レベルのクロック停止信号S4を出力して、第2クロック信号S11のパルス数の検出を開始する。そして、パルスカウンタ101は、予め設定されている目標値と等しい第2クロック信号S11のパルス数を検出すると、クロック停止信号S4を”0”レベルから”1”レベルにする。
【0046】
また、パルス位相比較回路102の動作は次の通りである。組み合わせ回路1021は、クロック停止信号S4が”1”レベルのときのみ、コンペアクロック信号S10及びこの反転レベルの信号を出力する。ラッチ回路1022は、第1クロック信号S1の立ち上がりを受けたとき、組み合わせ回路1021の2つの出力を取り込んで、これらをそれぞれ第1周波数アップ信号S2及び第1周波数ダウン信号S3として出力する。
【0047】
このようにして、パルス位相比較回路102は、クロック停止信号S4が”1”レベルのとき、すなわち、第2クロック信号S11のパルス数が目標値に達しているときは第1クロック信号S1及び第2クロック信号S11の位相の比較を第1クロック信号S1の立上りの時点で行う。
【0048】
図5は第1制御回路201の内部構成を示す回路図である。第1制御回路201は、アップカウント又はダウンカウントのいずれか一方を行い、下位桁を示す下位桁信号S7(S71〜S77)を出力するための第1アップダウンカウンタ2011と、下位桁の桁溢れが生じたとき、下位桁を所定の初期値に設定するための初期値設定部2012と、チップ10内に割り込みを生じさせるための割り込み信号S12を出力するための割り込み信号出力部2013とを備えている。なお、初期値設定部2012内の初期値は変更可能である。
【0049】
第1アップダウンカウンタ2011はラッチ回路20121〜20127を備えている。
【0050】
第1アップダウンカウンタ2011は、”1”レベルの第2周波数アップ信号S5又は”1”レベルの第2周波数ダウン信号S6を出力するとき、初期値設定部2012内の初期値を取り込む。ラッチ回路20124のみが”1”レベルを取り込み、その他は”0”レベルを取り込むように、初期値は設定されている。
【0051】
下位桁信号S71〜S77のいずれか1つのみが”1”レベルである。第1制御回路201は、”0”レベルの第1周波数アップ信号S2及び”1”レベルの第1周波数ダウン信号S3を受ける毎に、下位桁信号S71から下位桁信号S77の方向へのビットシフトによるアップカウントを行う。また、第1制御回路201は、”1”レベルの第1周波数アップ信号S2及び”0”レベルの第1周波数ダウン信号S3を受ける毎に、下位桁信号S77から下位桁信号S71の方向へのビットシフトによるダウンカウントを行う。
【0052】
ラッチ回路20121〜ラッチ回路20127はそれぞれ取り込んでいるビットを信号S71〜信号S77として出力する。
【0053】
ラッチ回路20127が”1”レベルのビットを格納しているときに、第1アップダウンカウンタ2011がアップカウントを行うと、この”1”レベルのビットは、”1”レベルの割り込み信号S12として出力される。また、ラッチ回路20121が”1”レベルのビットを格納しているときに、第1アップダウンカウンタ2011がダウンカウントを行うと、この”1”レベルのビットは、”1”レベルの割り込み信号S12として出力される。このように、”1”レベルのビットが第1アップダウンカウンタ2011から割り込み信号出力部2013へ溢れ出ることを桁溢れと称す。
【0054】
図6は第2制御回路202の内部構成を示す回路図である。第2制御回路202は、アップカウント又はダウンカウントのいずれか一方を行うための4ビットの第2アップダウンカウンタ2021、第2アップダウンカウンタ2021の出力を上位桁を示す上位桁信号S8(S81〜S816)としてデコードするためのデコーダ2022、及び第2アップダウンカウンタ2021の初期値を設定するための初期値設定部2023を備えている。なお、初期値設定部2023内の初期値は変更可能である。
【0055】
第2アップダウンカウンタ2021は同じ内部構成の1ビットカウンタ回路20210を4つ備えている。なお、第1周波数アップ信号S2021が”1”レベルのとき、各ラッチ回路は、端子OUTの値を固定する。
【0056】
図7は1ビットカウンタ回路20210の内部構成を示す回路図である。図7中の各符号は図7中の各符号に対応している。なお、RESはPLL回路1外からのリセット信号を入力するための端子である。第2アップダウンカウンタ2021は、入力端子RESに”1”レベルのリセット信号を受けると、初期値設定部2023内の初期値を取り込む。
【0057】
第2アップダウンカウンタ2021は、”0”レベルの第2周波数アップ信号S5及び”1”レベルの第2周波数ダウン信号S6を受ける毎に、アップカウントを行う。また、第2アップダウンカウンタ2021は、”1”レベルの第2周波数アップ信号S5及び”0”レベルの第2周波数ダウン信号S6を受ける毎に、ダウンカウントを行う。
【0058】
デコーダ2022は、第1周波数アップ信号S2021〜第1周波数アップ信号S2024からなる4ビットを受けて、これをデコードして信号S81〜信号S816を出力する。
【0059】
上位桁信号S81〜S816のいずれか1つのみが”1”レベルである。第2制御回路202は、”0”レベルの第2周波数アップ信号S5及び”1”レベルの第2周波数ダウン信号S6を受ける毎に、上位桁信号S81から上位桁信号S816の方向へのビットシフトによるアップカウントを行う。また、第2制御回路202は、”1”レベルの第2周波数アップ信号S5及び”0”レベルの第2周波数ダウン信号S6を受ける毎に、上位桁信号S816から下位桁信号S81の方向へのビットシフトによるダウンカウントを行う。
【0060】
図8は第1ディレイライン301の内部構成を示す回路図である。第1ディレイライン301は、直列に接続した複数の第1遅延単位ユニット3011〜3017よりなる。
【0061】
下位桁信号S71が”1”レベルのとき、第1遅延単位ユニット3011のみが選択される。下位桁信号S72が”1”レベルのとき、第1遅延単位ユニット3011及び第1遅延単位ユニット3012のみが選択される。……。下位桁信号S77が”1”レベルのとき、第1遅延単位ユニット3011〜第1遅延単位ユニット3017が選択される。第2クロック信号S11は、選択された第1遅延単位ユニット及びインバータ3018を経由して、信号S9として出力される。
【0062】
図9は第2ディレイライン302の内部構成を示す回路図である。第2ディレイライン302は、直列に接続した複数の第2遅延単位ユニット3021〜30216よりなる。
【0063】
上位桁信号S81が”1”レベルのとき、第2遅延単位ユニット3021のみが選択される。上位桁信号S82が”1”レベルのとき、第2遅延単位ユニット3021及び第2遅延単位ユニット3022のみが選択される。……。上位桁信号S816が”1”レベルのとき、第2遅延単位ユニット3021〜第2遅延単位ユニット30216が選択される。信号S9は、選択された第2遅延単位ユニット及びインバータ30217を経由して、コンペアクロック信号S10として出力される。
【0064】
なお、複数の第1及び第2遅延ユニットのうち、選択されていない第1及び第2遅延ユニットには、遅延対象信号(S11、S9)が流通しない。
【0065】
図10は第1ディレイライン301及び第2ディレイライン302内に含まれる1つの遅延単位ユニットの内部構成を示す回路図である。図9中のD1、D2、D3、D4、OUTは図8及び図9中のそれらに対応している。遅延単位ユニットは、遅延対象信号が流通しない第1及び第2遅延単位ユニットの入力電位(端子D1の電位)を固定するための電位固定部3111、出力部3112及び遅延部3113を備えている。
【0066】
第1遅延単位ユニット内の遅延部3113内の遅延量を第1遅延単位と称す。第1遅延単位ユニット3011〜3017内の第1遅延単位は同じである。第2遅延単位ユニット内の遅延部3113内の遅延量を第2遅延単位と称す。第2遅延単位ユニット3021〜30216内の第1遅延単位は同じである。第2遅延単位は第1遅延単位の4つ分に相当する。また、遅延部3113内の遅延量は、遅延素子もしくは遅延用のインバータ又はこれらの組み合わせによって設定できる。
【0067】
第1ディレイライン301内の第1遅延単位ユニット3011は、電位固定部3111を省略し、遅延部3113の出力がノードD2である。第2ディレイライン302内の第2遅延単位ユニット3021は、電位固定部3111を省略し、遅延部3113の出力がノードD2である。
【0068】
遅延部3113はノードD1における信号を遅延させて電位固定部3111及び出力部3112に出力する。
【0069】
電位固定部3111は、ノードD3における信号が”0”レベルのとき、遅延部3113の出力信号をノードD2に出力し、ノードD3における信号が”1”レベルのとき、”0”レベルに固定した信号をノードD2に出力する。出力部3112は、ノードD4における信号が”0”レベルのとき、ノードOUTをハイインピーダンスにし、ノードD4における信号が”1”レベルのとき、遅延部3113の出力信号の反転したレベルをノードOUTに出力する。
【0070】
制御回路200及びディレイライン300の動作を図2を用いてさらに説明する。時刻T1からT5までにおいて、制御回路200は、第1クロック信号S1の1周期毎に遅延量を増加させるカウント値を示す下位桁信号S7及び上位桁信号S8を出力する。
【0071】
時刻T1から時刻T2までは、下位桁信号S7のうち下位桁信号S76のみが”1”レベルであり、上位桁信号S8のうち信号S83のみが”1”レベルである。したがって、第2クロック信号S11は図8の第1遅延単位ユニット3011〜3016を経由して信号S9として出力され、この信号S9は図9の第2遅延単位ユニット3021〜第2遅延単位ユニット3023を経由してコンペアクロック信号S10として出力される。このときのディレイライン300の遅延量は、第1ディレイライン301内の1つの第1遅延単位ユニットの遅延量を1単位とすると、18単位である。
【0072】
時刻T2から時刻T3まで、時刻T3から時刻T4まで、時刻T4から時刻T5までのディレイライン300の遅延量はそれぞれ19単位、20単位、21単位である。
【0073】
時刻T5から次の第1クロック信号S1の立ち上がりまでは、制御回路200は、遅延量を減少させる値を有する下位桁信号S7及び上位桁信号S8を出力する。したがって、このときのディレイライン300の遅延量は、20単位である。
【0074】
以上のようにして、ディレイライン300は下位桁信号S7が示す数の第1遅延ユニット及び上位桁信号S8が示す数の第2遅延ユニットに遅延対象信号を流通させて出力する。
【0075】
本実施の形態の効果は次の通りである。
1つの第2遅延単位ユニットの第2遅延量は、第1遅延単位ユニットの4つ分に相当するため、ディレイライン内の300遅延単位ユニットの総数を減らすことができ、回路規模の低減が可能になる。
【0076】
初期値設定部2012内の初期値を変更すると、ディレイライン300の遅延量の変化の割合を変更できる。例えば、図5においてラッチ回路20121のみに”1”レベルのビットが格納されるように初期値を設定すれば、ディレイライン300の遅延量を減少させるとき、遅延量は、4つの第1遅延単位ずつ減少する。
【0077】
初期値設定部2012内の初期値を第1アップダウンカウンタ2011内の中央、すなわち、当該初期値から4つだけ変化したときに、桁溢れが生じるように設定することにより、ディレイライン300の遅延量を1単位毎に増加又は減少させることができる。
【0078】
制御回路200を第1制御回路201及び第2制御回路202に分けて構成することにより、回路規模の低減が図れる。例えば、第1制御回路をシフトレジスタによって構成することにより下位桁信号S7の第1周波数アップ信号S2及び第1周波数アップ信号S3に対する応答性の早さを高速にしつつ、第2制御回路をアップダウンカウンタ及びデコーダによって構成することで回路規模の低減が図れる。
【0079】
電位固定部3111が遅延対象信号が流通しない未使用の第1及び第2遅延単位ユニットの入力電位を固定することによって、消費電力の低減が可能になる。
【0080】
制御回路200及びディレイライン300からなるデジタル遅延回路を利用してデジタルPLL回路1を構成することにより、回路規模及び消費電力の低減が図れるデジタルPLL回路が得られる。特に、PLL回路は一般にディレイラインにおける消費電力が大きいため、このデジタル制御回路を利用することによって、PLL回路の消費電力を大幅に低減できる。
【0081】
パルスカウンタ101を備えることによって、第1クロック信号S11の逓倍の第2クロック信号を生成することができるとともに、図3に示すように、位相比較器100の位相の比較の機能を司る主たる部分の構成が簡単になる。
【0082】
パルス位相比較回路102を備えることによって、第2クロック信号S11の位相が第1クロック信号S1に追従したときの位相の比較をより正確に行うことができる。
【0083】
クロック信号停止回路400を備えたことにより、第2クロック信号S11のパルス数が目標値に達したときの位相が固定されるため、パルス位相比較回路102による位相の比較を正確に行うことができる。
【0084】
第2周波数アップ信号S5及び第2周波数ダウン信号S6を利用することにより、割り込み信号出力部2013を負入力の論理和回路のような簡単な回路で構成できる。
【0085】
上位桁に対してカウントを行うことによって変化するときに割り込み信号を出力することにより、第2クロック信号S11の周期の急激な変化によって生じるチップ10の動作の悪影響を事前に防止できる。初期値設定部2012内の初期値が第1アップダウンカウンタ2011内の中央でない場合は特に有効である。
【0086】
変形例.
図4に示すシフトレジスタ1012は、5ビットであるが、これ以外のビット数にしてもよい。また、目標値設定部1013は、目標値が固定であるが、変化に設定できるように構成すれば、第2クロック信号S11の逓倍数を変更することができる。
【0087】
【発明の効果】
本発明請求項1によると、1つの第2遅延単位ユニットの第2遅延単位は、第1遅延単位ユニットの第1遅延単位の所定数に相当するため、第1遅延単位を1単位として、ディレイラインの遅延量の設定が可能であり、遅延単位ユニットの総数を減らすことができ、回路規模の低減が可能になるという効果を奏す。
【0088】
本発明請求項1によると、下位桁の桁溢れが生じたとき、下位桁を所定の初期値に設定することにより、カウントの結果、すなわち、アップカウント又はダウンカウントに応じてディレイラインの遅延量の変化の割合を変更できるという効果を奏す。
【0089】
本発明請求項2によると、ディレイラインの遅延量を1単位毎に増加又は減少させることができるという効果を奏す。
【0090】
本発明請求項3によると、制御回路を第1及び第2制御回路に分けて構成することにより、回路規模の低減が図れるという効果を奏す。
【0091】
本発明請求項4によると、第1制御回路を第1アップダウンカウンタによって構成することで高速動作を図り、第2制御回路を第2アップダウンカウンタ及びデコーダによって構成することで回路規模の低減が図れるという効果を奏す。
【0092】
本発明請求項5によると、電位固定部が遅延対象信号が流通しない未使用の遅延単位ユニットの入力電位を固定することによって、消費電力の低減が可能になるという効果を奏す。
【0093】
本発明請求項6によると、請求項1記載のデジタル遅延回路を用いてデジタルPLL回路を構成することにより、回路規模及び消費電力の低減が図れるデジタルPLL回路が得られるという効果を奏す。
【0094】
本発明請求項7によると、パルスカウンタを備えることによって、第1クロック信号の逓倍の第2クロック信号を生成することができるとともに、位相比較部の位相の比較の機能を司る主たる部分の構成が簡単になるという効果を奏す。
【0095】
本発明請求項8によると、パルス位相比較部を備えることによって、第2クロック信号の位相が第1クロック信号に追従したときの位相の比較をより正確に行うことができるという効果を奏す。
【0096】
本発明請求項9によると、クロック信号停止部を備えたことにより、第2クロック信号のパルス数が目標値に達したときの位相が固定されるため、パルス位相比較部による位相の比較を正確に行うことができるという効果を奏す。
【0097】
本発明請求項10によると、上位桁に対してアップカウント又はダウンカウントを行うときに割り込み信号を出力することにより、第2クロック信号の周期の急激な変化によって生じるシステムの動作の悪影響を事前に防止できるという効果を奏す。
【図面の簡単な説明】
【図1】 本発明の実施の形態におけるデジタルPLL回路1を示す回路図である。
【図2】 デジタルPLL回路1の動作を示すタイミングチャートである。
【図3】 位相比較器100の内部構成を示す回路図である。
【図4】 パルスカウンタ101の内部構成を示す回路図である。
【図5】 第1制御回路201の内部構成を示す回路図である。
【図6】 第2制御回路202の内部構成を示す回路図である。
【図7】 1ビットカウンタ回路20210の内部構成を示す回路図である。
【図8】 第1ディレイライン301の内部構成を示す回路図である。
【図9】 第2ディレイライン302の内部構成を示す回路図である。
【図10】 遅延手段の内部構成を示す回路図である。
【図11】 従来のデジタルPLL回路900を示す回路図である。
【符号の説明】
1 デジタルPLL回路、10 半導体チップ、102 位相検出回路、1021 組み合わせ回路、1022 ラッチ回路、1012 シフトレジスタ、2011 第1アップダウンカウンタ、2012 初期値設定部、2021 第2アップダウンカウンタ、2023 初期値設定部、3111 電位固定部、3112 出力部、3113 遅延部。
Claims (10)
- 遅延量を変化させるためのデジタル信号を受けて、遅延量を制御するカウント値を出力する制御回路と、
第1遅延単位をそれぞれ有する複数の第1遅延単位ユニットからなる第1ディレイラインと、前記第1遅延単位の所定数分に相当する第2遅延単位をそれぞれ有する複数の第2遅延単位遅延ユニットよりなる第2ディレイラインを含むディレイラインと、
を備え、
前記ディレイラインは、
前記カウント値の下位桁が示す数に応じた前記第1遅延ユニットに遅延対象信号を流通させ、その上、前記カウント値の上位桁が示す数に応じた前記第2遅延ユニットに前記遅延対象信号をさらに流通させて出力し、
前記制御回路は更に、
前記下位桁の桁溢れが生じたとき、前記下位桁だけを所定の初期値に設定するための初期値設定部を備えることを特徴とする、
デジタル遅延回路。 - 前記初期値は、
当該初期値から前記所定数だけ変化したときに、前記桁溢れが生じる値である請求項1記載のデジタル遅延回路。 - 前記制御回路は、
前記デジタル信号を受け、このデジタル信号に応じて、前記下位桁に対して前記カウントを行い、前記下位桁を出力し、前記下位桁の桁溢れが生じたときは、前記カウント動作中、アップカウント又はダウンカウントのいずれか一方を選択するための別のデジタル信号を出力するための第1制御回路と、
前記別のデジタル信号を受け、このデジタル信号に応じて、前記上位桁に対して前記カウントを行い、前記上位桁を出力するための第2制御回路と、
を備えた請求項1記載のデジタル遅延回路。 - 前記第1制御回路は、
前記カウントを行い、前記下位桁を出力するための第1アップダウンカウンタを備え、
前記第2制御回路は、
前記カウントを行うための第2アップダウンカウンタと、
前記第2アップダウンカウンタの出力を前記上位桁としてデコードするためのデコーダと、
を備えた請求項3記載のデジタル遅延回路。 - 前記ディレイラインは、前記複数の第1及び第2遅延ユニットのうち、前記遅延対象信号が流通しない前記第1及び第2遅延ユニットの入力電位を固定するための電位固定部を備えた請求項1記載のデジタル遅延回路。
- 第1クロック信号を受けて、この位相を追従する第2クロック信号を生成するデジタルPLL回路であって、
請求項1記載のデジタル遅延回路と、
前記第1クロック信号及び前記第2クロック信号を受けて、これらの位相の比較を行い、この結果を前記デジタル信号として出力するための位相比較部と、
を備え、
前記遅延対象信号は、前記第2クロック信号であるデジタルPLL回路。 - 前記位相比較部は、
前記第1クロック信号及び前記第2クロック信号を受けて、前記第1クロック信号の1周期内において生じる前記第2クロック信号のパルス数が予め設定された目標値に達したか否かの検出を行うためのパルスカウンタを備え、前記パルスカウンタの検出の結果に基づいて前記デジタル信号を生成する請求項6記載のデジタルPLL回路。 - 前記位相比較部は、
前記パルスカウンタの検出の結果、前記第1クロック信号及び前記第2クロック信号を受けて、前記パルスカウンタの検出の結果により、前記パルス数が目標値に達しているときは前記第1クロック信号及び前記第2クロック信号の位相の比較を行うためのパルス位相比較部をさらに備え、前記パルス位相比較部の比較の結果を前記デジタル信号として生成する請求項7記載のデジタルPLL回路。 - 前記パルスカウンタの検出の結果を受けて、この検出の結果に応じて、前記第2クロック信号を停止するためのクロック信号停止部をさらに備えた請求項8記載のデジタルPLL回路。
- 前記制御回路は、
前記上位桁が前記カウントを行うことによって変化するとき、前記デジタルPLL回路を搭載するシステムに割り込みを生じさせるための割り込み信号を出力するための割り込み信号出力部を備えた請求項6記載のデジタルPLL回路。
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