JPS6253968B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術的背景〕 本発明は、分数の除数に対してプリセツト可能
な周波数分割器に関するものであり、例えば西ド
イツ公開特許DE2753453A1に示されたような整
数値にプリセツトすることができるカウンタを具
備した周波数分割器に関するものである。上記公
報に示された周波数分割器は２ １／２，３およ
び３ １／２に予定のリズムで分割する。結局そ
のカウンタは全および半クロツク周期をカウント
するようにプリセツト可能である。

このようにこの周波数分割器はまた「1/2」の
除数で分割する。しかしながら任意の分数で分割
するには適していない。すなわち小数点の右に任
意のシーケンスのデジツトを持つ数、或は分数で
表わした場合に任意の分母を持つ分数で分割する
には適していない。

本出願人のヨーロツパ特許出願第811054121号
明細書に記載した装置においては一方が他方より
も約１乃至10％高い２つの周波数間で切換え可能
に分割されるべき信号を生成する発振器を作り、
与えられた周期で周波数の切換えを行なうことに
より周波数合成装置内で分数により周波数を分割
する問題を解決することが試みられている。しか
しながらこの解決手段の欠点の１つは周波数分割
した出力信号が位相ジツタを示すことである。

〔発明の目的〕

本発明は、この欠点を除去するものである。

本発明の目的は、出力信号が位相ジツタを示さ
ないような分数で分割できる周波数分割器を提供
することである。

〔実施例による発明の説明〕

以下添付図面を参照に本発明を詳細に説明す
る。

実施例において２進信号は正の論理で処理され
るものと仮定する。図において論理信号による表
現が選択され、それらの論理回路ブロツクはそれ
自身の負荷を有し、それらは反転が生じることを
示す出力部には点が記載されている。この理由で
本説明のために単一の負荷を有するそのような回
路を表わす論理回路ブロツクと、論理回路ブロツ
クの部分を形成していて別個の負荷を持たない論
理ゲートとが区別される。

第１図のブロツク図はそのセツト入力部Ｅ_sを
経て整数に予め設定可能なカウンタＺを示し、そ
の計数入力部Ｅ_zは周波数を分割されるべき信号
Ｆを与えられる。その最大カウント出力部Ａ_nは
デジタル的に調節可能な遅延線Ｖの入力に結合さ
れ、その遅延線Ｖは周波数分割された信号F′を
出力する。遅延線Ｖの設定のステツプの幅は除数
ｃ／ｅの分母の値ｅによつて分割された分割器入
力信号Ｆの周期Ｔに等しく選ばれなければならな
い。本発明は種々の数学的に可能な分数の表現に
基づいており、それは一般に次のように表わすこ
とができる。

ａ＋0.b＝ｃ／ｅ＝ａ＋ｄ／ｅ この関係において左側の辺は周知の小数点表示
（例えば1.2）に対応する。中間の項は仮分数（例
えば6/5）の表示である。右辺は整数と真分数
（例えば１ 1/5）から成る表示である。

したがつて遅延線Ｖの設定ステツプ幅は周期Ｔ
のｅ分の１に等しくなければならない。デジタル
的に調整可能な遅延線Ｖとして使用できるすぐれ
た装置は本出願人のヨーロツパ特許出願
812002558号に記載されている。この装置は本質
的にIGFET集積インバータ対から構成され、そ
れらは信号の流れに関して直列に接続され、その
固有対の遅延は直列接続の異なる出力端子から取
り出され合算される。リングを形成するように直
列に奇数番号のインバータを周期的に接続するこ
とによつて、自励発振から一対の遅延を決定し、
この測定から生じた制御電圧によりこの遅延を再
調整しインバータの負荷トランジスタに作用する
装置を得ることができる。

除数は小数点表示すなわち前記したａ＋0.bの
形で入力部Ｅを通つて除数レジスタＲに入る。除
数レジスタＲは除数の分数部分ｂを保持する段
Rbと整数部分ａを保持する段Raとから成る。こ
れらの段の出力部はAbおよびAaでそれぞれ示さ
れる。段Rbの出力Abは除数の分数部分を保持
し、第１の加算器Ａ１の第１の入力部Ｅ１に入
る。第１の加算器Ａ１の出力部Ａはバツフアメモ
リＳの入力部Ｅに連結されている。バツフアメモ
リＳの出力部Ａは遅延線Ｖのセツト入力部Ｅ_sお
よび第１の加算器Ａ１の第２の入力部Ｅ２に結合
されている。バツフアメモリＳおよび第１の加算
器Ａ１はしたがつて第１の入力部Ｅ１に供給され
た数に対するいわゆる累算器を形成する。

第１の加算器Ａ１のオーバーフロー出力部A₀
は第２の加算器Ａ２の第１の入力部Ｅ１の最小桁
デジツトLBに接続され、第２の加算器Ａ２の第
２の入力部Ｅ２は除数の整数部分ａを保持する除
数レジスタＲの段Raの出力部Aaに接続されてい
る。バツフアメモリＳのエネーブル入力部Ｅ_oは
カウンタＺの最大力ウントＡ_nより前に位置する
カウント出力部の１つＡ_oに接続され、したがつ
てこのカウンタの１サイクルに１回クロツクされ
る。このようにして各カウントサイクル中のエネ
ーブルの瞬間において第１の加算器Ａ１の出力部
Ａに現われる語はバツフアメモリＳ中に転送さ
れ、同時に第１の加算器Ａ１の第２の入力部Ｅ２
に供給される。その結果、入力部Ｅ１に供給され
た分数部分ｂは加算され、バツフアメモリＳの出
力部Ａにおける、すなわち遅延線Ｖのセツト入力
部Ｅ_sにおける入力はカウンタＺの各サイクルに
おいて分数部分を有する数づつ増大される。これ
らの各サイクルにおいて遅延線Ｖの遅延はしたが
つて分数部分ｂを持つ数に対応した量だけ増加す
る。第１の加算器Ａ１がその最大容量に達する
と、そのオーバーフロー出力部A₀は第２の加算
器Ａ２の第１の入力部Ｅ１の最小桁デジツトに供
給されるオーバーフロー信号を出力し、１ユニツ
トづつこの加算器の加算結果を増加させる。

この第２の加算器Ａ２の出力部ＡはカウンタＺ
のセツト入力部Ｅ_sに連結されているから、除数
の整数部分ａにより設定された語は１ユニツトづ
つ増加され、カウンタＺは他のサイクルよりも長
い１周期Ｔである１サイクルの間動作を続ける。
上述のオーバーフロー信号が第１の加算器Ａ１の
オーバーフロー出力部A₀に現われると、後者は
除数の分数部分ｂだけが合計される状態に戻り、
それ故オーバーフロー信号は消失し、カウンタＺ
は再びそのもつと短いサイクルを通じて走行す
る。遅延線Ｖは分数部分ｂにより与えられた設定
および先行する加算の残部により始まる。

以上説明した動作をさらによく理解できるよう
に、第２図は数2.25＝２＋１／４の数値例に対す
るパルスタイムチヤートを示す。第２図のａは周
波数分割されるべき周期Ｔの入力信号Ｆの波形を
示し、ｂは針状パルスの形態の遅延線Ｖの入力信
号を示す。第２図のｂのｙ軸に一致するパルスで
スタートしてカウンタＺは２で分割し、遅延線Ｖ
はＴ／４に設定され、それ故2T＋Ｔ／４時間後
には第２図のｃに示す周波数分割された信号
F′のパルスが出力する。次のカウントサイクル
において1/4が第１の加算器Ａ１中の1/4に加算さ
れ、それによつて遅延線Ｖの遅延はＴ／４×２＝
Ｔ／２に増加し、それ故遅延線の出力部に現われ
る周波数分割された信号F′の次のパルスは2T＋
Ｔ／２だけ第２図のｂの第２のパルスより遅れ
る。次のカウントサイクルにおいては遅延線に対
するセツト信号は3/4に増加し、それ故周波数分
割された出力信号F′の第３番目のパルスはｂの
第３番目のパルスよりも2T＋3T／４だけ遅延す
る。次の、第４のカウントサイクルにおいては第
１の加算器Ａ１のオーバーフロー出力部A₀はオ
ーバーフロー信号を出力し、それは除数を１だけ
増加した、すなわち３にするようにカウンタＺを
設定する。それ故１個のパルスがカウンタの最大
カウント出力部Ａ_nに現われるまで第２図のｂの
第４のパルス後３クロツク期間Ｔが経過する。こ
の除数２から除数３への切換は第２図ではｂに除
数２に対応するが発生しない破線のパルスとその
後の除数３に対応する実線のパルスとで示されて
いる。信号F′の周波T′は常に（ae＋１）Ｔ／ｅ
に等しい。

第１図におけるブロツク間の帯状の接続線は並
列データ接続が個々の要素回路間で設けられてい
ることを示しており、また並列信号処理がこれら
の回路に関して行なわれていることを示してい
る。本発明による周波数分割器はどんな数のシス
テムにおいて具体化させるにも適したものである
が、２進数システムが使用される場合には特に利
点がある。その場合には加算器は２進加算器であ
り、カウンタＺは２進カウンタである。

本発明による周波数分割器は絶縁ゲート電界効
果トランジスタを使用した、いわゆるMOS技術
を使用した集積に特に適している。好ましい応用
の１つはデジタル信号処理技術を使用しているテ
レビジヨン受像機の同期用のデジタル位相ロツ
ク・ループにおける利用である。

周波数分割された信号F′は、上述の分数ｄ／
ｅの逆数ｅ／ｄが整数であるならば位相ジツタを
有しない。この場合にはオーバーフロー信号は正
確にカウンタＺのｅサイクル後にオーバーフロー
出力部A₀に現われる。これに対しても、もしも
逆数ｅ／ｄが分数であるならば、カウンタＺのｅ
番目のサイクルにおいてゼロでないデジツトが第
１の加算器Ａ１中に次のｅカウントサイクル中の
加算に対する初期値として残る。すなわちこの
「残り」は失われない。したがつてこの場合にも
出力信号F′は位相ジツタを生じない。したがつ
て本発明は前記の位相ジツタの問題を解決するこ
とができる。任意の分数の除数に対して最大の位
相ジツタ振幅は最短の可調整遅延時間に等しく、
したがつて分割されるべき信号Ｆのクロツク周期
T′より著しく小さい。

第３図によつて本発明の第１の加算器Ａ１に使
用するのに適した加算装置の動作原理を説明す
る。第３図において段ｊは第１の複合論理回路
（complex logic circuit）ブロツク１ｊおよび第
２の複合論理回路ブロツク２ｊより構成され、同
様に段ｉは２個の複合論理回路ブロツク１ｉ，２
ｉから構成され、一方段ｏは対応する論理回路ブ
ロツク１０，２０より構成されている。それらに
ついて以下詳細に説明する。

第１および第２の複合論理回路ブロツク１ｊ，
２ｊはそれぞれ第１および第２のアンドゲート１
１ｊ，２２ｊ、第１および第２のオアゲート１５
ｊ，２５ｊ、第３および第４のアンドゲート１３
ｊ，２４ｊならびに第１および第２のノアゲート
１６ｊ，２６ｊよりなつている。同じ構成が段ｉ
の２個の複合論理回路ブロツク１ｉ，２ｉの設計
にも適用され、各ゲートの符号では前述の符号中
のｊの代りにｉが付されている。第１の複合論理
回路ブロツク１ｊにおいて、第１のアンドゲート
１１ｊおよび第１のオアゲート１５ｊは共に３個
の入力端子を有し、それに２個のデジツト信号
Aj，Bjおよびすぐ下の段ｉから与えられるキヤ
リ（桁上げ）信号Ciが供給される。第２の複合
論理回路ブロツク２ｊにおいては、第２のアンド
ゲート２２ｊおよび第２のオアゲート２５ｊは共
に２個の入力端子を有し、それらはデジツト信号
Aj，Bjを供給される。 第１の複合論理回路ブ
ロツク１ｊにおいては、第３のアンドゲート１３
ｊは２個の入力端子を有し、それらは第１のオア
ゲート１５ｊの出力端子および第２の複合論理回
路ブロツク２ｊの出力端子にそれぞれ接続されて
いる。第２の複合論理回路ブロツク２ｊにおいて
は、第４のアンドゲート２４ｊは２個の入力端子
を有し、その一方は第２のオアゲート２５ｊの出
力端子に接続され、他方はすぐ下の桁の段ｉから
のキヤリ信号Ciを供給される。

第１の複合論理回路ブロツク１ｊにおいては、
第１および第３のアンドゲート１１ｊ，１３ｊの
出力端子はそれぞれ第１のノアゲート１６ｊの２
個の入力端子のそれぞれに結合されている。一方
第２の複合論理回路ブロツク２ｊにおいては第２
および第４のアンドゲート２２ｊ，２４ｊの出力
端子は第２のノアゲート２６ｊの２個の入力端子
のそれぞれ一方に結合されている。

段ｊにおいては、反転和信号が第１の論理回
路ブロツク１ｊの出力端子に現われ、反転キヤリ
信号が第２の複合論理回路ブロツク２ｊの出
力端子に現われる。これは本論理回路の基本的な
特性である。すなわち各段において和出力および
キヤリ出力は入力信号から、すなわちデジツト信
号から反転された信号を出力する。この理由で段
ｊの下の桁の段ｉは反転されたデジツト信号およ
び反転されたキヤリ信号がその入力端子に供給さ
れなければならず、それ故和出力およびキヤリ出
力はそれぞれ反転されない和信号Siおよび反転さ
れないキヤリ信号Ciである。連続する段におい
て、先行段のキヤリ出力はしたがつて直接次の段
のキヤリ入力端子に結合されなければならず、先
行する段はデジツト信号（或は反転されたデジツ
ト信号）を供給されなければならない。一方の後
続する段は反転された（或は反転されない）デジ
ツト信号を供給されなければならない。

最下桁段ｏは最小桁デジツト信号AoおよびBo
を加算するものであり、それはキヤリを処理する
必要がないから半加算器としてのみ設計される必
要がある。このため第１のノアーゲート１５ｏは
キヤリ入力端子を有しない。第１の論理回路ブロ
ツク１０は第１のノアゲート１５ｏおよびナンド
ゲート１６ｏのみからなり、一方第２の論理回路
ブロツク２０はナンドブロツクである。

第４図は段の１つのトランジスタ化した回路図
である。被制御電流路を直列に接続されたトラン
ジスタはアンドゲートを構成し、被制御電流路を
並列に接続されたトランジスタはオアゲートを構
成している。図面を簡単にするために個々のトラ
ンジスタには符号は付さずに第３図の論理ゲート
の参照記号が付されている。

２個の複合論理ゲートのそれぞれは第４図に抵
抗接続デプレシヨントランジスタとして示された
負荷Ｌ１ｉ，Ｌ２ｉに出力を供給する。しかしな
がら、もし必要ならば抵抗接続エンフアスメント
トランジスタ或はクロツクされる負荷を使用する
こともまた可能である。２個の負荷Ｌ１ｉ，Ｌ２
ｉを経てこの段は電源電圧Ｕ_Bに接続されてい
る。

第５図は、負荷Ｌ１ｏ，Ｌ２ｏを有する、第３
図の段ｏの半加算器の対応するトランジスタ化し
た回路図を示す。

このように以上説明した装置は各段についてた
だ２個の複合論理回路ブロツクからなり、そのそ
れぞれは負荷に出力を与える。キヤリ発生に必要
な時間はしたがつてただ１個の論理回路ブロツク
を通る伝達時間に等しく、それ故多数の段が並列
に接続されている場合であつても最良の速度を得
ることができる。

この装置の個々の論理回路ブロツクの構成は或
る段のキヤリ出力部が次の段のキヤリ入力部によ
り容量的に負荷されることができるだけ小さくな
るようにされている。すなわちただ３個の論理ゲ
ート入力端子（第４図の論理ゲート２６ｉ，１１
ｉ，１５ｉの各トランジスタ参照）により容量的
に負荷されているに過ぎない。

第６ａ図および第６ｂ図はそれぞれ第１図の第
１の加算器Ａ１およびバツフアメモリＳのための
第１の種類のセルｚ１および第２の種類のセルＺ
２の論理回路図を示す。第６ａ図のセルは第１の
複合論理回路ブロツク１ｊ、第２の複合論理回路
ブロツク２ｊ、３個のトランジスタｔ１，ｔ２，
ｔ３および２個のインバータｉ１，ｉ２より構成
されている。第１および第２のトランジスタｔ
１，ｔ２の被制御電流路は第１の複合論理回路ブ
ロツク１ｊの出力端子と第１のインバータｉ１の
出力端子との間に直列に接続されており、第１の
インバータｉ１は入力端子が第２のインバータｉ
２の出力端子と連結されている。第２のインバー
タｉ２の入力端子は第１および第２のトランジス
タｔ１，ｔ２の被制御電流路の接続点に接続され
ており、その出力端子は第３のトランジスタｔ３
の被制御電流路を経て第１の加算器Ａ１の各段の
第２の入力部Ｅ２に結合されている。その段の第
１の入力端子は第１の加算器Ａ１の第１の入力部
Ｅ１である。

第１のトランジスタｔ１のゲートはバツフアメ
モリＳの各段のエネーブル入力端子Ｅ_oとなる端
子であり、第２のトランジスタｔ２のゲートは第
３のインバータｉ３を通つてこの入力端子に接続
されており、それは全てのセルｚ１，ｚ２におい
て共通である。第２のインバータｉ２の出力端子
は第１の種類のセルｚ１の出力端子である。

第６ｂ図に示された第２の種類のセルｚ２は第
６ａ図に示された第１の種類のセルｚ１と同じサ
ブ回路から構成されている。これらのサブ回路は
また同様の方法で相互連結されているが、しか
し、第１のインバータｉ１の出力端子がセルｚ２
の出力端子であり、セルの第１の入力端子に先行
して第４のインバータｉ４が前置されている点が
相違している。第６ｂ図において第１および第２
の複合論理回路ブロツクは第３図と同様に参照記
号１ｉおよび２ｉで示されている。

第７ａ図および第７ｂ図は第２の加算器を構成
するために交互に直列に接続された第１の種類の
段ｓ１および第２の種類の段ｓ２のそれぞれの回
路図である。段ｓ１は２入力ノアブロツク５、第
５のインバータｉ５および第３の複合論理回路ブ
ロツク３より構成されている。第７ａ図の段ｓ１
においては第５のインバータｉ５の入力端子は第
１の加算器Ａ１の第２の入力部Ｅ２である。第３
の複合論理回路ブロツク３は２入力アンドゲート
３１を具備し、その出力はこの段のキヤリ出力
Clとノア処理される。この段のキヤリ入力Ckは
ノアブロツク５の第１の入力端子およびアンドゲ
ート３１の第１の入力端子に接続される。上述の
ノア動作を行なうゲートは３２で示されている。
アンドゲート３１の第２の入力端子およびノアブ
ロツク５の第２の入力端子は第５のインバータi5
の出力端子に接続されている。第３の複合論理回
路ブロツク３の出力端子は第１の種類の段ｓ１の
出力端子Ａであり、ノアブロツク５の出力端子は
この段のキヤリ出力端子Clである。

第７ｂ図に示す第２の種類の段ｓ２は２入力ナ
ンドブロツク６、第４の複合論理回路ブロツク４
および第６のインバータｉ６から構成されてい
る。第４の複合論理ブロツク４は２入力オアゲー
ト４１を有しており、その出力はキヤリ出力Cl
と第７ｂ図に４２で示されたゲートによりナンド
処理される。キヤリ入力端子Ckはナンドブロツ
ク６の第１の入力端子に接続され、またオアゲー
ト４１の第１の入力端子に接続されている。オア
ゲート４１の第２の入力端子はナンドブロツク６
の第２の入力端子と共に第２の種類の段s2の入力
端子を構成している。ナンドブロツク６の出力端
子は第２の種類の段ｓ２のキヤリ出力端子Clで
あり、第６のインバータｉ６の出力端子はこの段
の出力端子Ａである。

第８図は第１および第２の種類のセルｚ１，ｚ
２および第１および第２の段ｓ１，ｓ２ならびに
カウンタＺ、遅延線Ｖおよび除数レジスタＲの相
互接続を概略的に示したものである。セルｚ１，
ｚ２および段ｓ１，ｓ２を連結する水平の線はリ
ツプル・キヤリ加算器において普通に使用されて
いるキヤリ入力およびキヤリ出力間の接続を表わ
している。

第６ａ図乃至第８図に示す実施例の構成に基づ
く主要な効果は、第１の加算器Ａ１およびバツフ
アメモリＳが大部分同一のMOS回路を使用した
セルの形で構成することができ、また第２の加算
器Ａ２に対して簡単なMOS回路を設けることが
できることである。それは最小桁デジツトだけが
加算されるべきであることから許容されるもので
ある。

【図面の簡単な説明】

第１図は本発明の基礎原理を示す回路のブロツ
ク図、第２図は信号のタイミングチヤートを示す
図、第３図は本発明に使用するｎ段のリツプル・
キヤリ加算器の論理回路図、第４図は第１図の各
段におけるトランジスタ化した回路図、第５図は
最下段のトランジスタ化した回路図をそれぞれ示
す。第６ａ図および第６ｂ図は第１、第２の種類
のセルをそれぞれ示し、第７ａ図および第７ａ図
は第１、第２の種類の段を示す。第８図はセルお
よび段の相互結線を示す。 Ｚ…カウンタ、Ｖ…遅延線、Ａ１，Ａ２…加算
器、Ｓ…バツフア・メモリ、Ｒ…除数レジスタ、
Ｆ…入力信号、F′…出力信号。

Claims (1)

1. 【特許請求の範囲】 １ 整数にプリセツト可能なカウンタＺを具備
   し、 小数点表示（ａ＋0.b）における除数（ｃ／
   ｅ）の分数部分ｂを保持している除数レジスタＲ
   の段Rbは第１の加算器Ａ１の第１の入力部Ｅ１
   に接続され、その加算器Ａ１の出力部Ａはバツフ
   ア・メモリＳの入力部に結合され、 バツフア・メモリＳの出力部は第１の加算器Ａ
   １の第２の入力部Ｅ２に結合されると共にデジタ
   ル的に調整可能な遅延線Ｖのセツト入力部Ｅ_sに
   結合され、遅延線Ｖの設定ステツプ幅は除数
   （ｃ／ｅ）の分母ｅにより分割される分割器入力
   信号Ｆの周期Ｔに等しく、その入力部は前記カウ
   ンタＺの最大カウント出力部Ａ_nに接続され、 第１の加算器Ａ１のオーバーフロー出力部Ａ_p
   は第２の加算器Ａ２の第１の入力部Ｅ１の最小桁
   デジツトLBに結合され、第２の加算器Ａ２の第
   ２の入力部Ｅ２は除数（ｃ／ｅ）の整数部分ａを
   保持する除数レジスタＲの段Raに接続され、そ
   の出力部ＡはカウンタＺのセツト入力部Ｅ_sに結
   合され、バツフア・メモリＳのエネーブル入力部
   Ｅ_oはカウンタＺの最大カウント出力部Ａ_nの前に
   位置するカウント出力部Ａ_oの１つに接続されて
   いることを特徴とする分数の除数（ｃ／ｅ）にプ
   リセツト可能な周波数分割器。 ２ 絶縁ゲート電界効果トランジスタ技術により
   集積されて構成されている特許請求の範囲第１項
   記載の周波数分割器。 ３ 除数（ｃ／ｅ）の分数部分ｂの各デジツトに
   対して、第１の加算器Ａ１およびバツフア・メモ
   リＳが交互に連続する第１の種類のセルと第２の
   種類のセルとの組合わせたものであり、 第１の種類のセルｚ１は第１の複合論理回路ブ
   ロツク１Ｊと第２の複合論理回路ブロツク２ｊと
   ２個のインバータｉ１，ｉ２と３個のトランジス
   タｔ１，ｔ２，ｔ３とより成るリツプル・キヤリ
   加算段であり、 第１および第２のトランジスタｔ１，ｔ２の被
   制御電流路は第１の複合論理回路ブロツク１ｊの
   出力端子と第１のインバータｉ１の出力端子との
   間に直列に接続され、第１のインバータｉ１の入
   力端子は第２のインバータｉ２の出力端子に接続
   され、 第２のインバータｉ２の入力端子は第１および
   第２のトランジスタｔ１，ｔ２の被制御電流路の
   接続点に接続され、第２のインバータｉ２の出力
   端子は第３のトランジスタｔ３の被制御電流路を
   通つてリツプル・キヤリ加算段の第２の入力端子
   Ｅ２に接続され、そのリツプル・キヤリ加算段の
   第１の入力端子は第１の加算器Ａ１の第１の入力
   部Ｅ１であり、 第１のトランジスタｔ１のゲートはバツフア・
   メモリＳのエネーブル入力部Ｅ_oであり、第２の
   トランジスタｔ２のゲートは第３のインバータｉ
   ３を介してこのエネーブル入力部Ｅ_oに接続さ
   れ、それは第１および第２の全てのセルｚ１，ｚ
   ２に共通であり、 第２のインバータｉ２の出力端子は第１の種類
   のセルｚ１の出力端子であり、 第２の種類のセルｚ２は同様に接続された第１
   の種類のセルｚ１と同じサブ回路で構成されてい
   るが、第１のインバータｉ１の出力端子が第２の
   種類のセルｚ２の出力端子であり、このセルｚ２
   の第１の入力端子に先行して第４のインバータｉ
   ４が設けられており、 第２の加算器は交互に連続する第１の種類の段
   ｓ１と第２の種類の段ｓ２とより成り、 第１の種類の段ｓ１は２入力ノアブロツク５
   と、第５のインバータｉ５と第３の複合論理回路
   ブロツク３とより成り、 第２の加算器Ａ２の第２の入力部Ｅ２は第５の
   インバータｉ５の入力端子であり、 第３の複合論理回路ブロツク３は２入力アンド
   ゲート３１を備え、その出力はキヤリ出力Ckと
   ノア処理され、 キヤリ入力端子Ｃはノアブロツク５の第１の入
   力端子およびアンドゲート３１の第１の入力端子
   に接続され、アンドゲート３１の第２の入力端子
   はノアブロツク５の第２の入力端子と共に第５の
   インバータｉ５の出力端子に接続され、 第３の複合論理回路ブロツク３の出力端子は第
   １の種類の段ｓ１の出力端子Es（Ｚ）であり、
   ノアブロツク５の出力端子はこの段ｓ１のキヤリ
   出力端子Ckであり、 第２の種類の段ｓ２は２入力ナンドブロツク６
   と、第４の複合論理回路ブロツク４と第６のイン
   バータｉ６とから成り、 第４の複合論理回路ブロツク４は２入力オアゲ
   ート４１を備え、その出力はキヤリ出力Clとナ
   ンド処理され、 キヤリ入力端子Ckはナンドブロツク６の第１
   の入力端子およびオアゲート４１の第１の入力端
   子に接続され、オアゲート４１の第２の入力端子
   はナンドブロツク６の第２の入力端子と共に第２
   の種類の段ｓ２の入力端子であり、 ナンドブロツク６の出力端子は第２の種類の段
   ｓ２のキヤリ出力端子Clであり、第６のインバ
   ータｉ６の出力端子がこの段ｓ２の出力端子であ
   ることを特徴とする特許請求の範囲第２項記載の
   周波数分割器。 ４ デジタル位相ロツクループ中の周波数分割器
   として構成されている特許請求の範囲第１項乃至
   第３項の何れか記載の周波数分割器。 ５ デジタル信号処理技術を使用するテレビジヨ
   ン受像機中の周波数分割器として構成されている
   特許請求の範囲第４項記載の周波数分割器。