JPS5880723A - クロツク信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、中央演算処理装置（例えばマイクロプロセッ
サシステム）用のクロック信号発生装置に関するもので
ある。

従来、マイクロプロセッサにおける同期用のクロック周
波数は、あらかじめ定められた値蕃固定する場合が多く
、系のクロックを可変にすることは殆んどなかった。従
来技術の範囲でクロックを可変にする技術としては、（
１）原発振回路を周波数可変形の発振回路とする、（２
）周波数の異なる複数系統の発振回路を設は切りかえて
使用する、（３）原発振回路に分周回路を設は分局比を
外部から切り換えて使用する、等の各方法があった。こ
れらはいずれも外部から人為的に切り換える方法であり
、マイクロプロセッサの演算処理中におけるクロック周
波数の切換は不可能であり、これが欠点であった。

例えば動作速度の異なる素子もしくは周辺装置全効率よ
く駆動する場合、マイクロプロセッサの動作クロックを
その動作速度に一致させる必要があるが、そのためには
一旦、プログラムを中断し、クロックの切換を行なった
後、あらためてプログラムをはじめからやり直す必要が
あった。これは、クロックの切換に際し、切換前のクロ
ックパルスと切換後のクロックパルスとの間で位相が連
続しないで不連続が発生すると、マイクロプロセッサが
暴走するおそれがあるため、動作途中でのクロック切換
は行なうことができなかったからである。

本発明の目的は、上記した従来技術の欠点をなくシ、マ
イクロプロセッサが演算途中であっても、マイクロプロ
セッサ自身でそのクロックｉｉｉ号の周波数を任意に設
定し、新たに設定されたクロック周波数への移行を、移
相の不連続を発生することなしに円滑に進めることので
きるマイクロプロセッサシステム用のクロック信号発生
装置を提供することにある。

上記した目的を達成するため、本発明では、メイン発振
回路から出力される固定したクロック周波数をソフト的
に分周し、この分周したクロック周波数をマイクロプロ
セッサのクロック周波数にすると共に、クロック周波数
の切換に際しては、上記分周比を変えて得られる別なり
ロック周波数を新たなりロック周波数として用いるもの
であり、この分周比の切換は、切換前のクロック信号が
丁度その１サイクルを終了したタイミングを選んで行な
うようにし、その結果、切換前と後でクロック信号の位
相が不連続にならず、連続するようにしたものである。

次に図を参照して本発明の詳細な説明する。

第１図は、本発明の一実施例を示ずブロック図である。

同図において、発振手段として、水晶振動子１を用いた
メイン発振回路２、分周手段としてプログラマブル分周
回路３およびフリップフロップ回路５、中央演算処理手
段としてマイクロプロセッサ６、クロック周波数の設定
手段すなわち、分周回路３における分局比を設定供給す
る手段としてラッテ回路４、をそれぞれ用いている。

マイクロプロセッサ６に＆：Ｌ、マイクロプロセッサの
動作プログラムを格納するためのメモリ（ＲＯＭ）７、
データを格納するためのメモリ（ＲＡＭ）８、周辺装置
を駆動するためインターフェイス回路（Ｉｌｏ）９、な
どがアドレスバスＡおよびデータバスＤを介して接続さ
れている。

マイクロプロセッサ６は、メモリ（ＲＯＭ）７に格納さ
れている動作プログラムに従って動作する。水晶振動子
１を用いたメイン発振回路２から出力されるクロック周
波数ｆｏは、プログラマブル分周回路３により１／Ｎ（
但しＮは任意の整数）に分周されｆｏハとなる。この分
局値データＮは、データバス上に配置したラッチ回路４
からの出力信号そのもので与えられ、分周値データＮの
ラッチ回路４への設定保持はソフト的に行なわれる。

１ハに分周されたクロック周波数は、そのままではパル
ス幅が狭くてパルスのオン・オフ期間比が１とならず、
クロックパルスとして用いるには不適当であるため、フ
リップフロップ回路５に通してさらに１／２分周するこ
とによりデユーティ５０％（オン・オフ期間比１）のク
ロックパルス、但しクロック周波数（ｆｏ／２Ｎ）を得
、これをマイクロプロセッサ（ＭＰＵ）６のクロック入
力端子に供給する。したがって、プログラマブル分周回
路３の分局値へをソフト的手法を用いて変えることによ
り、マイクロプロセッサ６へ供給すれるクロック周波数
を任意に決定することができる。

なお、プログラマブル分周回路３において、分局比Ｎを
成る値Ｎ１から他の値Ｎ２に切り換える際は、Ｎ１で分
周された周波数（ｆ□／’Ｎｌ）をもつ最後のクロクパ
ルスのサイクルが丁度終了した時点から、Ｎ２で分周さ
れた周波数（ｆＯ／Ｎ２）をもつ最初のクロックパルス
のサイクルが開始するようにして、切換前の最後のパル
スと切換後の最初のパルスとの間で位相が連続するよう
にしであるが、このことについては後に第３図を参照し
て具体的に詳述する。

第１図の回路における各部信号のタイミングチャートを
第２図に示す。第２図において、（ａ）は、メイン発振
回路２の出力信号波形、（ｂ）、（ｂ′）、（ｂ’）は
、それぞれプログラマブル分周回路３の出力信号波形、
（Ｃ）、（Ｃ）、（Ｃ“）は、それぞれフリップフロッ
プ回路５からの出力信号波形、をそれぞれ示している。

なお、（ｂ）、（Ｃ）は、分局値データＮが４の場合、
（ｂ’）　、（Ｃ’）は、分局値データＮが３の場合を
示す。

プログラマブル分周回路３の出力信号波形（ｂ）。

（ｂ′）においては、パルスのオン・オフ期間比が１で
はないか、フリップフロップ５からの出力波形（Ｃ）　
、　（Ｃ’）においてはデユーティ５０％（オン・オフ
期間比１）のパルスが出力されていることが理解される
であろう。

さらに、（ｂ“）、（Ｃ“）は、分局値データＮを途中
で４から３へ変化した場合、すなわち■で示す領域では
分局値データＮを４とし、＠で示す領域ではＮを３に変
えた場合のタイミングチャートを示している。領域■と
Ｏの境界でパルス位相の不連続が発生していないことに
注意されたい。

第１図において、分周値データＮを、ソフト的にラッチ
回路４にラッチ保持しておけば、分周値パルス（第２図
のす、ｂ’、ｂ”）の１サイクルの終了に同期してラッ
チ回路４から分周回路３へ、ラツ、、１１″） チされていた分周値データＮがロードされ、プログラマ
ブル分周回路３は分局値Ｎの分周回路となる。分局値デ
ータＮを、マイクロプロセッサ６の動作プログラムで予
め決定しているので、動作時点テノマイクロプロセッサ
６のクロック周波数は動作プログラムによりソフト的に
認識することができる。

例えば、メイン発振回路２の発振周波数ｆＯが６ＭＨｚ
の場合、分周値データＮを４に設定すると、マイクロプ
ロセッサ６のクロック周波数ｆｏ／２Ｎは７５０　ＫＨ
ｚとなり、分局値データＮを３に設定するとマイクロプ
ロセッサ６のクロック周波数ｆｏ／２ＮはＩＭＨｚへ変
わる。マイクロプロセッサの動作プログラムにおいて、
その処理時間は、マイクロプロセッサのクロック周波数
に依存するので、分局値３の場合は、分局値４の場合に
比べて、４／３倍処理時間を増加させたことになる。ま
た、ディレィ時間を設定する場合、分周値Ｎを任意に変
更して設定することにより、同一プログラムで任意のデ
ィレィ時間を設定することも行なうことができる。　　
　　　゛ 第３図は、第１図におけるプログラマブル分周回路３、
ラッチ回路４、フリップフロップ回路５の具体例を示す
回路図である。同図に示す回路（ま、プログラマブル分
周回路３としては、４ピツトノぐ（す！Ｊｌｙタ用’ｒ
ＴＬ−ＩＣ（７４１６：（）１０，１１および４人力Ｎ
ＡＮＩ）ゲートＴ　’Ｉ’　Ｌ・ＩＣ（７４２０）１２
を用い、ラッチ回路４としては、８ビツトデータラツチ
用ＬＳＴＴＬ−ＩＣ（７４ＬＳ３７４）１３を用い、フ
リップフロップ回路５としてはＤタイプフリップフロッ
プＴＴＬ・ＩＣ（７４７４）１４を用いて構成した回路
である。

データバス上の分周値データＮ（Ｄｏ乃至Ｄ７の８ビツ
トから成る）は、アドレス信号をデコードして作り出さ
れるラッチ８ＢＬ信号の立上りエツジでラッチＩＣｌ３
にラッチされる。プログラマブル分周回路３では、カウ
ンタＩＣＩ　Ｏと１１の二つのカウンタによってクロッ
ク周波数ｆＯのクロックパルスをカウントしており、カ
ウント数が規定値のＮに達すると、次段のカウンタＩＣ
ＩＩの桁上げ出力端子ＣＯからキャリーパルスを発生し
、このキャリーパルスと、初段のカウンタＩＣｌ０を構
成する４個の７リツプフロツプのうち、３個のフリップ
フロップのＱＢ　、　Ｑａ　、　ＱＤ出力とのＮＡＮＤ
出力をＮＡＮＤゲート１２で作成し、この出力がカウン
タＩＣｌ０と１１の各Ｌ　ＯＡ　Ｄ端子に入力するのと
同期し５てラッチ回路１３の出力データをカウンタＩＣ
ｌ０と１１にロードする。すなわち、規定値Ｎのカウン
トが終了するまでラッチ回路１３にラッチされているデ
ータをロードすることなく、カウントサイクルの終了と
同期してロードするので、どの時点でクロック周波数設
定用のデータをラッチＩＣＩ　３に設定しても、分周回
路３がら出方されるクロックパルスは、周波数が切り換
わった時点においても位相の連続性が保たれることとな
る。

分周回路３について説明を補足する。前述したとおり、
分周回路３は、各々が４ビツトのバイナリカウンタであ
るＩＣｌ０と１１の２段接続により構成されている。４
ビツトカウンタであるから各カウンタは、０〜１５をカ
ウントすると、もとの０に戻る１６進カウンタである。

そして０に戻る際、桁上げ出力端子ＣＯに桁上げ出力と
してキャリーパルスを出力する。従って、ラッチＩＣ１
３からロードされているデータを無視すると、初段のカ
ウンタＩＣＩ　Ｏがクロック周波数ｆＯのクロックパル
スを１６個カウントする毎に、その出力端子ＣＯから出
力されるキャリーパルスを、次段のカウンタＩＣＩ　１
がカウントする。そして次段のカウンタｉｃ１１も、キ
ャリーパルスを１６個カウントすると、やはりそのＣＯ
端子からギャリーノくルスを、分周されたクロック信号
として出力する。

従ってこの場合、分周値データＮ＝１６Ｘ１６となる。

次に、初段のカウンタＩＣＩ　Ｏが、ラッチ１Ｃ１３の
出力端子０ｏ−０３からＡ−Ｄの入力端子に４ビツトの
データ（仮に１０進数に換算してｌＯであるとする）を
ロードされ、次段のカウンタＩを１１が同様に、ラッチ
ＩＣＩ　３の出力端子０４〜０７から入力端子Ａ−Ｄに
４ビツトのデータ（仮に１０進換算で１５であるとする
）をロードされているものとする。この状態でカウント
を開始したとする。

初段のカウンタＩＣ：１０は、すでにｌＯをロードされ
ているので、１１〜１５まで５個のクロックパルスをカ
ウントし、６イ固目のノ（ルスをカウントしたとき、Ｃ
Ｏ端子からキャリーパルスを出力して次段のカウンタ、
［Ｃ１１にＰ端子から人力する。カウンタＩＣＩ　１で
は、すでに１５をロードされているので、■Ｃ１０から
のキャリーノぐルスを１個カウントすると、そのＣＯ端
子からキャリーパルスを分周されたクロック（ｑ号とし
て出力してしまう。従ってこの場合、分周値データＮ−
６×１＝６ということになる。また、この時点で、カウ
ンタＩＣＩ　Ｏを構成する４個のフリップフロップ（図
示せず）のうち３個のソリツブフロップの出力端子ＱＥ
　、　Ｑａ　＋　Ｑ、ｏには論理１が出力している筈で
あるから、ＮＡ、ＮＤゲー　ト１２から分周されたクロ
ック信号（ｆｏ／Ｎ）が出力されると共に、このタイミ
ングで、カウンタＩＣＩ　Ｏと１１の各ＬＯＡＤ端子に
信号を送り、ラッチｉｃ１３にラッチされ保持されてい
る盆１周比設定用のデータをカウンタＩＣＩ　Ｏと１１
に取り込んでロードする。以下、同じ動作を繰り返えす
。ラッチＩＣｌ３からカウンタＩＣｌ０，１１ヘロード
されるデータの値次第で、プログラマブル分周回路３に
おける分周比を如何ようにも設定し得ることが理解でき
たであろう。またロードするタイミングが、ＮＡＮＤゲ
ート１２の出力と同期しているので、ラッチＩＣｌ３に
おける設定データが変わっても変わらなくても１分周回
路３から時系列的に出力されるクロックパルスの位相は
連続性をもったものとなる。

以上説明した通りであるから、第１図において、動作プ
ログラム上でマイクロプロセッサ６のクロック信号の周
波数を切り換えたい場合、マイクロプロセッサ６の動作
プログラムでは、所定のクロック周波数を得るに足る分
周値データＮを、データバスＤを介してラッチ回路４に
出力し、該ラッチ回路４にラッチするようにするだけで
よい。

第４図は、本発明の他の実施例を示す回路図である。同
図においては、発振手段としてメイン発振回路２を、分
局手段としてバイナリカウンタ回路１５を、中央演算処
理手段としてマイクロプロ８セツサ６を、クロック周波
数の設定手段として選択回路２０と周波数の異なるクロ
ック信号の切り換わり時においてもクロック信号間に位
相の連続性を持たせるためのＮＡＮＤ回路２１および同
期回路２２を、それぞれ用いた実施例が示されている。

第４図において、メイン発振回路２からのクロック周波
数ｆｏは、バイナリカウンタ回路１５により、１／２と
１／４にそれぞれ分周される。この分周されたｆｏ／２
　、　ｆｏ／４なるクロック周波数はＮ、ＡＮＤ回路１
６．１７，１８．１９より構成される選択回路２０によ
り選択され、マイクロプロセッサ６のクロック周波数と
なる。プログラムによりソフト的に出力される、選択回
路２０へのクロック選択信号は、Ｎ、Ａ、ＮＤ回路２１
の出力パルスの立上りエツジで同期をとるソリツブフロ
ップを使った同期回路２２から出力される。この様子を
第５図のタイミングチャートに示す。

第５図において、（ａ）は、メイン発振回路２の出力信
号波形、（ｂ）は、バイナリカウンタ回路１５により１
／２分周された出力波形、（Ｃ）は、バイナリカウンタ
回路１５により１／４分周された出力波形、（ｄ）ハ、
ＮＡＮＤ回路２１の出力波形、（ｅ）は、同期回路２２
に入力されるクロック選択信号波形、（ｆ）は、同期回
路２２の出力信号波形、（ｇ）は、選択回路２０の出力
信号波形、（ｈ）は、クロック選択信号（ｅ）を同期回
路２２を介することなく直接選択回路２０に入力した場
合の選択ｒｌｊｌ路２０の出力信号波形、をそれぞれ示
している。

クロック選択信号（ｅ）を、同期回路２２を介さずに、
直接選択回路２０に入力すると、クロック選択信号の入
力タイミングにより第５図（１１）に示すように選択回
路２００出力信月波形に不連続が生じる。そこで本実施
例では、１７２分周された信号（１））と１７４分周さ
れた信号（Ｃ）をＮＡＮＤ回路２１に入力し、その出力
信−１（ｄ）の立上りエツジで選択信号の同期をとるよ
うにしたものである。その結果第５図（ｇ）のように、
選択回路２０の出力信号波形を、周波数切換がなされた
にもかかわらず、円滑に連続させることか１工能となっ
ている。

第１図の実施例では、外部に取り出せる周波数はマイク
ロプロセッサにより設定されたクロック周波数であった
が、本実施例では、独立に１／２分周および１／４分周
されたクロック周波数を切り換えて利用することができ
る。

以上説明したごとく、本発明によれば、マイクロプロセ
ッサのクロック周波数をプログラムによりソフト的に可
変することができ、かつ可変しても円滑にクロック信号
を連続させることができる。

このため、従来技術の欠点であったプログラムの中断が
な（なり、プログラム中に周波数切換命令を設定できる
ため、マイクロプロセンナのクロック周波数の切換をプ
ログラム実行中に自動的に行なうことができる。この結
果、同一プログラムであっても、処理時間を変更したり
、処理時間のソフト的計数を自由に設定することが可能
となる。

これらは本発明による新機能といえる。

マタ、マイクロプロセッサのクロック信号の周波数を、
そのマイクロプロセッサのクロック周波数の上限に通常
設定しておき、動作速度の異なる素子および周辺装置を
アクセスするときだけクロック周波数を低下させてその
動作速度に合わせるので、効率よく動作速度の異なる素
子および周辺装置な駆動できるだけではなく、通常のマ
イクロプロセッサの処理速度を高速に保つことができる
。

これは、性能面で大きく向上した点で））る。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図は
第１図の回路における各部４＝号のタイミング関係を示
すタイミングチャ・−ト、第３１ツ１は第１図における
主要フロックの具体例を示す回路図、第４図は本発明の
他の実施例を示す回路図、第５図は第４図の回路におけ
る各部佃号のタイミング関係を示すタイミングチャート
、である。 狩号ＨＱ明 １・・・・・・水晶振動子、２・・曲メイン発振回路、
３・・・・・・プログラマブル分周回路、４・・曲ラッ
チ回路、５・・・・・・フリップフロップ、６・・曲マ
イクロプロセッサ、１５・曲・バイナリカウンタ回路、
２ｏ・・・・・・選択回路、２２・・・・・・同期回路 代理人　弁理士　並　木　昭　夫

Claims (1)

【特許請求の範囲】
1. １）所定の周波数でパルスを発生する発振回路と、該発
   振回路からの出力パルスを分周してクロック信号として
   中央演算処理装置側又向けて出力する分周回路と、該分
   周回路における分周比を前記中央演算処理装置側より供
   給されて保持しておく分周比情報保持手段とＪ該保持手
   段に保持されている分周比情報を前記分周回路に取り込
   んで新たな分局動作を開始する際、それまでの分局動作
   のサイクルが丁度終了したタイミングで該分周回路に取
   り込むようにする手段とを有して成り、分周比変更前と
   変更後において、中央演算処理装置側ヘクロツク信号と
   して供給される出力パルスの位相が連続するようにした
   ことを特徴とするクロック信号発生装置。