JPH0669788A - パルススワロー方式可変分周器 - Google Patents
パルススワロー方式可変分周器Info
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- JPH0669788A JPH0669788A JP4223734A JP22373492A JPH0669788A JP H0669788 A JPH0669788 A JP H0669788A JP 4223734 A JP4223734 A JP 4223734A JP 22373492 A JP22373492 A JP 22373492A JP H0669788 A JPH0669788 A JP H0669788A
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Abstract
(57)【要約】
【目的】 電源投入時に異常状態に陥ることがなく、高
速かつ安定な動作のＰＬＬシステムを構成することので
きるパルススワロー方式可変分周器を提供する。 【構成】 制御信号に応じて２通りの分周比のうちのい
ずれかの分周比で入力信号を分周するプリスケーラ１
と、各々プリスケーラ１の出力に同期して動作する６ビ
ットカウンタ２及び３ビットカウンタ４と、両カウンタ
２，４のキャリー出力に応じてプリスケーラ１へ制御信
号を与えるモード制御回路５とを設ける。６ビットカウ
ンタ２のキャリー出力のパルス幅を伸張した信号を動作
クロックとして両カウンタ２，４へロードすべき分周比
データを供給するための論理回路６において、通常はＬ
ｏｗに設定される６ビットカウンタ用出力フリップフロ
ップの最上位ビット６８を電源投入時に一時的かつ非同
期にＨｉｇｈにセットするためのセット入力端子６００
を設ける。
速かつ安定な動作のＰＬＬシステムを構成することので
きるパルススワロー方式可変分周器を提供する。 【構成】 制御信号に応じて２通りの分周比のうちのい
ずれかの分周比で入力信号を分周するプリスケーラ１
と、各々プリスケーラ１の出力に同期して動作する６ビ
ットカウンタ２及び３ビットカウンタ４と、両カウンタ
２，４のキャリー出力に応じてプリスケーラ１へ制御信
号を与えるモード制御回路５とを設ける。６ビットカウ
ンタ２のキャリー出力のパルス幅を伸張した信号を動作
クロックとして両カウンタ２，４へロードすべき分周比
データを供給するための論理回路６において、通常はＬ
ｏｗに設定される６ビットカウンタ用出力フリップフロ
ップの最上位ビット６８を電源投入時に一時的かつ非同
期にＨｉｇｈにセットするためのセット入力端子６００
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号を分周するた
めのパルススワロー方式可変分周器に関するものであ
る。
めのパルススワロー方式可変分周器に関するものであ
る。
【０００２】
【従来の技術】代表的な従来のパルススワロー方式可変
分周器を含むＰＬＬ回路のブロック図を、図３に示す。
分周器を含むＰＬＬ回路のブロック図を、図３に示す。
【０００３】図３のＰＬＬ回路は、電圧制御発振器８、
可変分周回路１００、位相比較器９及びループフィルタ
９２をループ状に接続したものである。９１は、位相比
較器９に接続された基準信号入力端子である。
可変分周回路１００、位相比較器９及びループフィルタ
９２をループ状に接続したものである。９１は、位相比
較器９に接続された基準信号入力端子である。
【０００４】このうち可変分周回路１００は、プリスケ
ーラ１、６ビットカウンタ２、３ビットカウンタ４及び
モード制御回路５を備えたものであり、論理回路６から
分周比データの供給を受けるものである。プリスケーラ
１は、電圧制御発振器８から信号入力端子１１を通じて
入力端１２に供給される信号をモード制御回路５の出力
に従って分周するものである。分周比は、制御信号入力
端１３がＬｏｗの時に６分の１分周、該入力端１３がＨ
ｉｇｈの時に５分の１分周である。プリスケーラ１の出
力（出力端１４のパルス）は、６ビットカウンタ２、３
ビットカウンタ４及びモード制御回路５に与えられる。
このうち６ビットカウンタ２は、プリスケーラ１の出力
端１４に接続されたパルス入力端２４に加えて、分周比
データ入力端２０、キャリー出力端２１及びデータロー
ド制御信号入力端２２を備えている。また、３ビットカ
ウンタ４は、プリスケーラ１の出力端１４に接続された
パルス入力端４４に加えて、分周比データ入力端４０、
キャリー出力端４１及びデータロード制御信号入力端４
２を備えている。これら両カウンタ２，４へロードすべ
き分周比データは、論理回路６から各々与えられる。そ
して、両カウンタ２，４のキャリー出力は、モード制御
回路５に与えられる。パルス幅伸張回路７は、６ビット
カウンタ４のキャリー出力を順次遅延させたものの論理
和をとることにより該キャリー出力のパルス幅を２０ｎ
ｓだけ伸張させたうえ、これを論理回路６へ動作クロッ
クとして与えるものである。
ーラ１、６ビットカウンタ２、３ビットカウンタ４及び
モード制御回路５を備えたものであり、論理回路６から
分周比データの供給を受けるものである。プリスケーラ
１は、電圧制御発振器８から信号入力端子１１を通じて
入力端１２に供給される信号をモード制御回路５の出力
に従って分周するものである。分周比は、制御信号入力
端１３がＬｏｗの時に６分の１分周、該入力端１３がＨ
ｉｇｈの時に５分の１分周である。プリスケーラ１の出
力（出力端１４のパルス）は、６ビットカウンタ２、３
ビットカウンタ４及びモード制御回路５に与えられる。
このうち６ビットカウンタ２は、プリスケーラ１の出力
端１４に接続されたパルス入力端２４に加えて、分周比
データ入力端２０、キャリー出力端２１及びデータロー
ド制御信号入力端２２を備えている。また、３ビットカ
ウンタ４は、プリスケーラ１の出力端１４に接続された
パルス入力端４４に加えて、分周比データ入力端４０、
キャリー出力端４１及びデータロード制御信号入力端４
２を備えている。これら両カウンタ２，４へロードすべ
き分周比データは、論理回路６から各々与えられる。そ
して、両カウンタ２，４のキャリー出力は、モード制御
回路５に与えられる。パルス幅伸張回路７は、６ビット
カウンタ４のキャリー出力を順次遅延させたものの論理
和をとることにより該キャリー出力のパルス幅を２０ｎ
ｓだけ伸張させたうえ、これを論理回路６へ動作クロッ
クとして与えるものである。
【０００５】可変分周回路１００の動作は以下のとおり
である。まず初期状態では、６ビットカウンタ２及び３
ビットカウンタ４に分周比データの初期値がロードされ
ており、キャリー出力がともにＬｏｗであるものとす
る。このとき、モード制御回路５の出力はＬｏｗであ
り、プリスケーラ１の入力端１２に与えられた信号は６
分の１分周される。各々のカウンタ２，４はプリスケー
ラ１の出力端１４から与えられる信号によりカウント動
作を行なう。そして、カウント動作が進むにつれてまず
３ビットカウンタ４のキャリー出力が発生し、モード制
御回路５の出力はＨｉｇｈに変化する。これ以後プリス
ケーラ１は５分の１分周を行ない、やがて６ビットカウ
ンタ２のキャリー出力が発生する。このキャリー出力
は、６ビットカウンタ２及び３ビットカウンタ４の初期
値ロード制御信号として用いられるとともに、モード制
御回路５に与えられ、プリスケーラ１の分周比を６分の
１分周に戻し、さらに論理回路６の動作クロックを生成
するために用いられる。
である。まず初期状態では、６ビットカウンタ２及び３
ビットカウンタ４に分周比データの初期値がロードされ
ており、キャリー出力がともにＬｏｗであるものとす
る。このとき、モード制御回路５の出力はＬｏｗであ
り、プリスケーラ１の入力端１２に与えられた信号は６
分の１分周される。各々のカウンタ２，４はプリスケー
ラ１の出力端１４から与えられる信号によりカウント動
作を行なう。そして、カウント動作が進むにつれてまず
３ビットカウンタ４のキャリー出力が発生し、モード制
御回路５の出力はＨｉｇｈに変化する。これ以後プリス
ケーラ１は５分の１分周を行ない、やがて６ビットカウ
ンタ２のキャリー出力が発生する。このキャリー出力
は、６ビットカウンタ２及び３ビットカウンタ４の初期
値ロード制御信号として用いられるとともに、モード制
御回路５に与えられ、プリスケーラ１の分周比を６分の
１分周に戻し、さらに論理回路６の動作クロックを生成
するために用いられる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のパルススワロー方式可変分周器においては、電源投
入時に可変分周回路１００に与えられる分周比データの
初期値によっては、システムが正常に動作しない場合が
ある。
来のパルススワロー方式可変分周器においては、電源投
入時に可変分周回路１００に与えられる分周比データの
初期値によっては、システムが正常に動作しない場合が
ある。
【０００７】いま、カウンタの動作を簡単化するため
に、論理回路６の出力が全ビット反転された極性で各カ
ウンタ２，４にロードされるものとする。このとき、例
えば電源投入時の論理回路６の６ビットカウンタ用出力
値が０００１００(2) ＝４（ただし、(2) は２進数であ
ることを表わす。以下同様。）であり、３ビットカウン
タ用出力値が０１１(2) ＝３であれば、６ビットカウン
タ２の初期値は０００１００(2) ＝４の全てのビットの
１、０を反転させた値１１１０１１(2) ＝５９、３ビッ
トカウンタ４の初期値は０１１(2) ＝３の全てのビット
の１、０を反転させた値１００(2) ＝４となる。２モジ
ュラスのプリスケーラ１の分周数が６と５の切り替えで
あるので、可変分周回路１００は２３分周（３＋５×４
＝２３）を行なう。電圧制御発振器８の初期発振周波数
がおよそ１ＧＨｚである場合、可変分周回路１００では
２３ｎｓ毎に分周完了のパルスが発生する。ところが、
可変分周回路１００の分周周期が２３ｎｓであるのに対
して該可変分周回路１００が発生するパルスの幅を１０
ｎｓとすると、該パルス幅がパルス幅伸張回路７により
２０ｎｓだけ伸張させられる結果、動作クロックとして
論理回路６に与えるべきパルスが消滅してしまう。よっ
て、論理回路６の出力は電源投入時の値のままとなって
所望の動作を達成できず、可変分周回路１００が２３分
周を続けることとなる。
に、論理回路６の出力が全ビット反転された極性で各カ
ウンタ２，４にロードされるものとする。このとき、例
えば電源投入時の論理回路６の６ビットカウンタ用出力
値が０００１００(2) ＝４（ただし、(2) は２進数であ
ることを表わす。以下同様。）であり、３ビットカウン
タ用出力値が０１１(2) ＝３であれば、６ビットカウン
タ２の初期値は０００１００(2) ＝４の全てのビットの
１、０を反転させた値１１１０１１(2) ＝５９、３ビッ
トカウンタ４の初期値は０１１(2) ＝３の全てのビット
の１、０を反転させた値１００(2) ＝４となる。２モジ
ュラスのプリスケーラ１の分周数が６と５の切り替えで
あるので、可変分周回路１００は２３分周（３＋５×４
＝２３）を行なう。電圧制御発振器８の初期発振周波数
がおよそ１ＧＨｚである場合、可変分周回路１００では
２３ｎｓ毎に分周完了のパルスが発生する。ところが、
可変分周回路１００の分周周期が２３ｎｓであるのに対
して該可変分周回路１００が発生するパルスの幅を１０
ｎｓとすると、該パルス幅がパルス幅伸張回路７により
２０ｎｓだけ伸張させられる結果、動作クロックとして
論理回路６に与えるべきパルスが消滅してしまう。よっ
て、論理回路６の出力は電源投入時の値のままとなって
所望の動作を達成できず、可変分周回路１００が２３分
周を続けることとなる。
【０００８】そこで、従来は電源投入直後には電圧制御
発振器８の制御電圧を制御して可変分周回路１００に外
部から与えるクロックを充分遅くし、電源投入時の論理
回路６の出力がどんな値であってもパルス幅伸張回路７
が正常なパルスを発生し得るようにして、適切な分周比
を論理回路６の出力に発生させた後に、電圧制御発振器
８の制御電圧をループフィルタ９２から与えてＰＬＬを
通常動作状態に移すことにより、対処していた。しかし
ながら、そのためには電圧制御発振器８の入力部にスイ
ッチ等を設けてマイコン等により制御を行なわねばなら
ず、システムが複雑になり、またスイッチのインピーダ
ンスによりＰＬＬの動作が不安定になるという問題があ
った。
発振器８の制御電圧を制御して可変分周回路１００に外
部から与えるクロックを充分遅くし、電源投入時の論理
回路６の出力がどんな値であってもパルス幅伸張回路７
が正常なパルスを発生し得るようにして、適切な分周比
を論理回路６の出力に発生させた後に、電圧制御発振器
８の制御電圧をループフィルタ９２から与えてＰＬＬを
通常動作状態に移すことにより、対処していた。しかし
ながら、そのためには電圧制御発振器８の入力部にスイ
ッチ等を設けてマイコン等により制御を行なわねばなら
ず、システムが複雑になり、またスイッチのインピーダ
ンスによりＰＬＬの動作が不安定になるという問題があ
った。
【０００９】本発明の目的は、電源投入時に異常状態に
陥ることがなく、高速かつ安定な動作のＰＬＬシステム
を構成することのできるパルススワロー方式の可変分周
器を提供することにある。
陥ることがなく、高速かつ安定な動作のＰＬＬシステム
を構成することのできるパルススワロー方式の可変分周
器を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、電源投入時に分周カウンタに適切な分
周比データを与える構成を採用することとした。
め、本発明では、電源投入時に分周カウンタに適切な分
周比データを与える構成を採用することとした。
【００１１】具体的に説明すると、請求項１及び請求項
２の発明はいずれも、第１の入力端に入力信号が入力さ
れ第２の入力端に制御信号が入力され前記第２の入力端
に与えられる信号により２通りの分周比のうちのいずれ
かの分周比で入力信号を分周するためのプリスケーラ
と、前記プリスケーラの出力に同期して動作する第１及
び第２のプログラマブルカウンタと、前記プリスケーラ
の出力並びに前記第１及び第２のプログラマブルカウン
タのキャリー出力を入力とし前記プリスケーラへ制御信
号を与えるためのモード制御回路と、前記第１のプログ
ラマブルカウンタのキャリー出力又はこれを伸張した信
号を動作クロックとし前記第１及び第２のプログラマブ
ルカウンタへ与える分周比データを生成するための論理
回路とを備えた構成を前提としたものである。そして、
請求項１の発明では、前記第１のプログラマブルカウン
タへ与える前記論理回路の分周比データのうち最上位ビ
ットを予め定められた値に非同期に固定するための初期
分周比固定手段をさらに備えることとした。また、請求
項２の発明は、非同期式の初期分周比固定手段に代え
て、前記第１のプログラマブルカウンタへ与える前記論
理回路の分周比データのうち最上位ビットを保持するた
めのフリップフロップのデータを外部から与えるクロッ
クに同期して設定するための初期分周比設定手段を備え
ることとしたものである。
２の発明はいずれも、第１の入力端に入力信号が入力さ
れ第２の入力端に制御信号が入力され前記第２の入力端
に与えられる信号により２通りの分周比のうちのいずれ
かの分周比で入力信号を分周するためのプリスケーラ
と、前記プリスケーラの出力に同期して動作する第１及
び第２のプログラマブルカウンタと、前記プリスケーラ
の出力並びに前記第１及び第２のプログラマブルカウン
タのキャリー出力を入力とし前記プリスケーラへ制御信
号を与えるためのモード制御回路と、前記第１のプログ
ラマブルカウンタのキャリー出力又はこれを伸張した信
号を動作クロックとし前記第１及び第２のプログラマブ
ルカウンタへ与える分周比データを生成するための論理
回路とを備えた構成を前提としたものである。そして、
請求項１の発明では、前記第１のプログラマブルカウン
タへ与える前記論理回路の分周比データのうち最上位ビ
ットを予め定められた値に非同期に固定するための初期
分周比固定手段をさらに備えることとした。また、請求
項２の発明は、非同期式の初期分周比固定手段に代え
て、前記第１のプログラマブルカウンタへ与える前記論
理回路の分周比データのうち最上位ビットを保持するた
めのフリップフロップのデータを外部から与えるクロッ
クに同期して設定するための初期分周比設定手段を備え
ることとしたものである。
【００１２】
【作用】請求項１の発明によれば、分周比データを第１
のプログラマブルカウンタへ非同期にセットできるの
で、該分周比データのうちの最上位ビット（ＭＳＢ）の
操作によりそのデータ範囲を電源投入後一定時間だけ所
定の範囲に限定することができる。これにより、第１及
び第２のプログラマブルカウンタによる分周比を大きく
設定できる。したがって、プリスケーラの第１の入力端
に与えられる入力信号の周波数が高い場合でも分周周期
が長くなり、分周比データを生成するための論理回路へ
の正常な動作クロックをつねに供給できる。
のプログラマブルカウンタへ非同期にセットできるの
で、該分周比データのうちの最上位ビット（ＭＳＢ）の
操作によりそのデータ範囲を電源投入後一定時間だけ所
定の範囲に限定することができる。これにより、第１及
び第２のプログラマブルカウンタによる分周比を大きく
設定できる。したがって、プリスケーラの第１の入力端
に与えられる入力信号の周波数が高い場合でも分周周期
が長くなり、分周比データを生成するための論理回路へ
の正常な動作クロックをつねに供給できる。
【００１３】また、請求項２の発明によれば、第１のプ
ログラマブルカウンタへ与える分周比データをマイコン
等の制御により任意に設定できるので、分周比データを
生成するための論理回路への正常な動作クロックをつね
に供給できるだけでなく、従来のようなスイッチを用い
た複雑なＰＬＬシステムに比べて簡素かつ安定なシステ
ムを構成できる。
ログラマブルカウンタへ与える分周比データをマイコン
等の制御により任意に設定できるので、分周比データを
生成するための論理回路への正常な動作クロックをつね
に供給できるだけでなく、従来のようなスイッチを用い
た複雑なＰＬＬシステムに比べて簡素かつ安定なシステ
ムを構成できる。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例に
係る２つのパルススワロー方式可変分周器について説明
する。
係る２つのパルススワロー方式可変分周器について説明
する。
【００１５】［第１の実施例］図１に、第１の実施例の
パルススワロー方式可変分周器を用いたＰＬＬ回路のブ
ロック図を示す。この実施例において、図３に示した従
来例と異なる点は、論理回路６の出力フリップフロップ
のうちの１ビットをセット入力端子６００から与える信
号により非同期に固定できることである。具体的に説明
すると、論理回路６は、３ビットカウンタ４へ与えるべ
き分周比データを保持するための３個の出力フリップフ
ロップ６０〜６２と、６ビットカウンタ２へ与えるべき
分周比データを保持するための６個の出力フリップフロ
ップ６３〜６８とを備えている。このうち６ビットカウ
ンタ用出力フリップフロップの最上位ビット６８は、セ
ット入力端子６００をＬｏｗにすることにより出力がＨ
ｉｇｈにセットされるものである。それ以外の構成要素
は、図３と同様である。
パルススワロー方式可変分周器を用いたＰＬＬ回路のブ
ロック図を示す。この実施例において、図３に示した従
来例と異なる点は、論理回路６の出力フリップフロップ
のうちの１ビットをセット入力端子６００から与える信
号により非同期に固定できることである。具体的に説明
すると、論理回路６は、３ビットカウンタ４へ与えるべ
き分周比データを保持するための３個の出力フリップフ
ロップ６０〜６２と、６ビットカウンタ２へ与えるべき
分周比データを保持するための６個の出力フリップフロ
ップ６３〜６８とを備えている。このうち６ビットカウ
ンタ用出力フリップフロップの最上位ビット６８は、セ
ット入力端子６００をＬｏｗにすることにより出力がＨ
ｉｇｈにセットされるものである。それ以外の構成要素
は、図３と同様である。
【００１６】図１のＰＬＬ回路の動作を、特に電源投入
時のパルススワロー方式可変分周器の制御をいかに行な
うかという観点から説明する。
時のパルススワロー方式可変分周器の制御をいかに行な
うかという観点から説明する。
【００１７】図１のＰＬＬ回路では、電源投入時に電圧
制御発振器８の初期発振周波数が制御されないので、該
発振器８の最高発振周波数が発生しても正常な動作状態
に引き込むよう工夫がなされている。すなわち、電源投
入後一定時間だけマイコン等によりセット入力端子６０
０をＬｏｗにすることにより、６ビットカウンタ２の最
上位ビットに与えるべきデータを保持するためのフリッ
プフロップ６８の値をＨｉｇｈにセットする。これによ
り、６ビットカウンタ２にロードされる分周比データ
は、１０００００(2) の全てのビットの１、０を反転さ
せた値０１１１１１(2) ＝３１以下であることが保証さ
れる。つまり、電源投入時には、可変分周回路１００の
分周比が１６０（＝３２×５分周）以上の値となる。し
たがって、仮に電圧制御発振器８の初期発振周波数が１
ＧＨｚ程度であっても可変分周回路１００の分周周期は
およそ１６０ｎｓ以上となる。これにより、パルス幅伸
張回路７にて１０ｎｓ程度の入力パルス幅を３０ｎｓ程
度まで伸張してもパルスがつながることはなく、論理回
路６へ正常に動作クロックが与えられる。こうして論理
回路６が正常動作を開始すれば、該論理回路６から次々
と正常な分周比データが生成されるので、所定時間経過
後にセット入力端子６００の信号を解除してもＰＬＬシ
ステムは正常に動作する。
制御発振器８の初期発振周波数が制御されないので、該
発振器８の最高発振周波数が発生しても正常な動作状態
に引き込むよう工夫がなされている。すなわち、電源投
入後一定時間だけマイコン等によりセット入力端子６０
０をＬｏｗにすることにより、６ビットカウンタ２の最
上位ビットに与えるべきデータを保持するためのフリッ
プフロップ６８の値をＨｉｇｈにセットする。これによ
り、６ビットカウンタ２にロードされる分周比データ
は、１０００００(2) の全てのビットの１、０を反転さ
せた値０１１１１１(2) ＝３１以下であることが保証さ
れる。つまり、電源投入時には、可変分周回路１００の
分周比が１６０（＝３２×５分周）以上の値となる。し
たがって、仮に電圧制御発振器８の初期発振周波数が１
ＧＨｚ程度であっても可変分周回路１００の分周周期は
およそ１６０ｎｓ以上となる。これにより、パルス幅伸
張回路７にて１０ｎｓ程度の入力パルス幅を３０ｎｓ程
度まで伸張してもパルスがつながることはなく、論理回
路６へ正常に動作クロックが与えられる。こうして論理
回路６が正常動作を開始すれば、該論理回路６から次々
と正常な分周比データが生成されるので、所定時間経過
後にセット入力端子６００の信号を解除してもＰＬＬシ
ステムは正常に動作する。
【００１８】以上のとおり本実施例によれば、電源投入
時の論理回路６の出力データがいかなる値であっても、
少なくとも１ビットの信号を非同期に制御しさえすれば
ＰＬＬを正常状態に引き込むことができるので、従来よ
りもわずかな回路の増加のみによって、安定したＰＬＬ
システムを構成できる。しかも、セット入力端子６００
の信号がＬｏｗのときに上記の非同期セットがかかるよ
うに制御極性を決めたので、例えば簡単なＲＣ回路を用
いて時定数回路を設けて電源により容量を充電するよう
にすれば、電源投入後一定時間セットがかかるようにな
る。つまり、電圧制御発振器８のスイッチによる制御に
比べて、より簡単な構成でＰＬＬシステムを構成でき
る。
時の論理回路６の出力データがいかなる値であっても、
少なくとも１ビットの信号を非同期に制御しさえすれば
ＰＬＬを正常状態に引き込むことができるので、従来よ
りもわずかな回路の増加のみによって、安定したＰＬＬ
システムを構成できる。しかも、セット入力端子６００
の信号がＬｏｗのときに上記の非同期セットがかかるよ
うに制御極性を決めたので、例えば簡単なＲＣ回路を用
いて時定数回路を設けて電源により容量を充電するよう
にすれば、電源投入後一定時間セットがかかるようにな
る。つまり、電圧制御発振器８のスイッチによる制御に
比べて、より簡単な構成でＰＬＬシステムを構成でき
る。
【００１９】［第２の実施例］図２に、第２の実施例の
パルススワロー方式可変分周器を用いたＰＬＬ回路のブ
ロック図を示す。第１の実施例では論理回路６内の６ビ
ットカウンタ用出力フリップフロップの最上位ビット６
８を非同期にセットしていたが、本実施例では最上位ビ
ット６８０の値を、新たに設けたクロック入力端子６０
２を通じて与えるクロックに同期して、かつさらに設け
たデータ入力端子６０１を通じて与えるようにしてい
る。なお、モード切替信号入力端子６０３を通じて与え
る信号により、最上位ビット６８０の動作クロックをパ
ルス幅伸張回路７から供給するか、クロック入力端子６
０２から供給するかを制御する。
パルススワロー方式可変分周器を用いたＰＬＬ回路のブ
ロック図を示す。第１の実施例では論理回路６内の６ビ
ットカウンタ用出力フリップフロップの最上位ビット６
８を非同期にセットしていたが、本実施例では最上位ビ
ット６８０の値を、新たに設けたクロック入力端子６０
２を通じて与えるクロックに同期して、かつさらに設け
たデータ入力端子６０１を通じて与えるようにしてい
る。なお、モード切替信号入力端子６０３を通じて与え
る信号により、最上位ビット６８０の動作クロックをパ
ルス幅伸張回路７から供給するか、クロック入力端子６
０２から供給するかを制御する。
【００２０】具体的には、電源投入後にまずモード切替
信号入力端子６０３をＬｏｗにしてクロック入力端子６
０２から与えるクロックを選択するようにし、数ミリ秒
後にモード切替信号入力端子６０３をＨｉｇｈにしてパ
ルス幅伸張回路７の出力を選択するようにする。このよ
うな操作を電源投入時に行なうことによりＰＬＬシステ
ムを正常状態に引き込むことができるので、従来よりも
わずかな回路の増加のみによって、安定したシステムを
構成できる。しかも、分周用のカウンタへ与えるべき分
周比データをマイコン等の制御により論理回路６内に任
意に設定できるので、従来のようなスイッチを用いた複
雑なＰＬＬシステムに比べてシステムを簡素化できる。
信号入力端子６０３をＬｏｗにしてクロック入力端子６
０２から与えるクロックを選択するようにし、数ミリ秒
後にモード切替信号入力端子６０３をＨｉｇｈにしてパ
ルス幅伸張回路７の出力を選択するようにする。このよ
うな操作を電源投入時に行なうことによりＰＬＬシステ
ムを正常状態に引き込むことができるので、従来よりも
わずかな回路の増加のみによって、安定したシステムを
構成できる。しかも、分周用のカウンタへ与えるべき分
周比データをマイコン等の制御により論理回路６内に任
意に設定できるので、従来のようなスイッチを用いた複
雑なＰＬＬシステムに比べてシステムを簡素化できる。
【００２１】
【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、所定範囲の分周比データを分周用カウンタ
へ非同期にセットする構成を採用したので、電源投入時
に異常動作に陥ることのない安定したＰＬＬシステムを
実現することができ、かつシステム設計の簡略化を図れ
る。
明によれば、所定範囲の分周比データを分周用カウンタ
へ非同期にセットする構成を採用したので、電源投入時
に異常動作に陥ることのない安定したＰＬＬシステムを
実現することができ、かつシステム設計の簡略化を図れ
る。
【００２２】また、請求項２の発明によれば、分周用カ
ウンタへ与える分周比データをマイコン等の制御により
所定範囲に任意に同期設定できるように簡単な外部制御
で電源投入時の処理を行なう構成を採用したので、従来
のスイッチを用いた複雑なＰＬＬシステムに比べて簡素
かつ安定なシステムを構成でき、システム設計の簡略化
を図れる。
ウンタへ与える分周比データをマイコン等の制御により
所定範囲に任意に同期設定できるように簡単な外部制御
で電源投入時の処理を行なう構成を採用したので、従来
のスイッチを用いた複雑なＰＬＬシステムに比べて簡素
かつ安定なシステムを構成でき、システム設計の簡略化
を図れる。
【図１】本発明の第１の実施例のパルススワロー方式可
変分周器を用いたＰＬＬ回路の構成を示すブロック図で
ある。
変分周器を用いたＰＬＬ回路の構成を示すブロック図で
ある。
【図２】本発明の第２の実施例のパルススワロー方式可
変分周器を用いたＰＬＬ回路の構成を示すブロック図で
ある。
変分周器を用いたＰＬＬ回路の構成を示すブロック図で
ある。
【図３】従来のパルススワロー方式可変分周器を含むＰ
ＬＬ回路の構成を示すブロック図である。
ＬＬ回路の構成を示すブロック図である。
１ プリスケーラ ２ ６ビットカウンタ（第１のプログラマブルカウ
ンタ） ４ ３ビットカウンタ（第２のプログラマブルカウ
ンタ） ５ モード制御回路 ６ 論理回路 ７ パルス幅伸張回路 ８ 電圧制御発振器 ９ 位相比較器 １１ 信号入力端子 １２ プリスケーラの第１の入力端 １３ プリスケーラの第２の入力端（制御信号入力
端） ６８ ６ビットカウンタ用出力フリップフロップの最
上位ビット ９１ 基準信号入力端子 ９２ ループフィルタ １００ 可変分周回路 ６００ セット入力端子（初期分周比固定手段） ６０１ データ入力端子（初期分周比設定手段） ６０２ クロック入力端子（初期分周比設定手段） ６０３ モード切替信号入力端子（初期分周比設定手
段） ６８０ ６ビットカウンタ用出力フリップフロップの最
上位ビット
ンタ） ４ ３ビットカウンタ（第２のプログラマブルカウ
ンタ） ５ モード制御回路 ６ 論理回路 ７ パルス幅伸張回路 ８ 電圧制御発振器 ９ 位相比較器 １１ 信号入力端子 １２ プリスケーラの第１の入力端 １３ プリスケーラの第２の入力端（制御信号入力
端） ６８ ６ビットカウンタ用出力フリップフロップの最
上位ビット ９１ 基準信号入力端子 ９２ ループフィルタ １００ 可変分周回路 ６００ セット入力端子（初期分周比固定手段） ６０１ データ入力端子（初期分周比設定手段） ６０２ クロック入力端子（初期分周比設定手段） ６０３ モード切替信号入力端子（初期分周比設定手
段） ６８０ ６ビットカウンタ用出力フリップフロップの最
上位ビット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/199
Claims (2)
- 【請求項１】 第１の入力端に入力信号が入力され、第
２の入力端に制御信号が入力され、前記第２の入力端に
与えられる信号により２通りの分周比のうちのいずれか
の分周比で入力信号を分周するためのプリスケーラと、 前記プリスケーラの出力に同期して動作する第１及び第
２のプログラマブルカウンタと、 前記プリスケーラの出力並びに前記第１及び第２のプロ
グラマブルカウンタのキャリー出力を入力とし、前記プ
リスケーラへ制御信号を与えるためのモード制御回路
と、 前記第１のプログラマブルカウンタのキャリー出力又は
これを伸張した信号を動作クロックとし、前記第１及び
第２のプログラマブルカウンタへ与える分周比データを
生成するための論理回路と、 前記第１のプログラマブルカウンタへ与える前記論理回
路の分周比データのうち最上位ビットを、予め定められ
た値に、非同期に固定するための初期分周比固定手段と
を備えたパルススワロー方式可変分周器。 - 【請求項２】 第１の入力端に入力信号が入力され、第
２の入力端に制御信号が入力され、前記第２の入力端に
与えられる信号により２通りの分周比のうちのいずれか
の分周比で入力信号を分周するためのプリスケーラと、 前記プリスケーラの出力に同期して動作する第１及び第
２のプログラマブルカウンタと、 前記プリスケーラの出力並びに前記第１及び第２のプロ
グラマブルカウンタのキャリー出力を入力とし、前記プ
リスケーラへ制御信号を与えるためのモード制御回路
と、 前記第１のプログラマブルカウンタのキャリー出力又は
これを伸張した信号を動作クロックとし、前記第１及び
第２のプログラマブルカウンタへ与える分周比データを
生成するための論理回路と、 前記第１のプログラマブルカウンタへ与える前記論理回
路の分周比データのうち最上位ビットを保持するための
フリップフロップのデータを、外部から与えるクロック
に同期して設定するための初期分周比設定手段とを備え
たパルススワロー方式可変分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22373492A JP3260169B2 (ja) | 1992-08-24 | 1992-08-24 | パルススワロー方式可変分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22373492A JP3260169B2 (ja) | 1992-08-24 | 1992-08-24 | パルススワロー方式可変分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669788A true JPH0669788A (ja) | 1994-03-11 |
| JP3260169B2 JP3260169B2 (ja) | 2002-02-25 |
Family
ID=16802858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22373492A Expired - Fee Related JP3260169B2 (ja) | 1992-08-24 | 1992-08-24 | パルススワロー方式可変分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260169B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
| JP2003087113A (ja) * | 2001-09-10 | 2003-03-20 | Nec Corp | クロック制御方法と分周回路及びｐｌｌ回路 |
-
1992
- 1992-08-24 JP JP22373492A patent/JP3260169B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
| DE19700017C2 (de) * | 1996-01-29 | 1998-04-09 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung, sowie Vergleichsfrequenzteiler und PLL-Freuqenz-Synthesizerschaltung |
| US5878101A (en) * | 1996-01-29 | 1999-03-02 | Fujitsu Limited | Swallow counter with modulus signal output control |
| US5982840A (en) * | 1996-01-29 | 1999-11-09 | Fujitsu Limited | Swallow counter with modulus signal output control |
| JP2003087113A (ja) * | 2001-09-10 | 2003-03-20 | Nec Corp | クロック制御方法と分周回路及びｐｌｌ回路 |
| US7054404B2 (en) | 2001-09-10 | 2006-05-30 | Nec Electronics Corporation | Clock control method, frequency dividing circuit and PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3260169B2 (ja) | 2002-02-25 |
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