DE19700017C2

DE19700017C2 - Swallowzähler mit Modulsignalausgabesteuerung, sowie Vergleichsfrequenzteiler und PLL-Freuqenz-Synthesizerschaltung

Info

Publication number: DE19700017C2
Application number: DE19700017A
Authority: DE
Inventors: Tetsuya Aisaka
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-01-29
Filing date: 1997-01-03
Publication date: 1998-04-09
Anticipated expiration: 2017-01-04
Also published as: US5982840A; JPH09205364A; US5878101A; DE19700017A1; JP3468964B2; KR100210251B1; KR970060711A

Description

Die Erfindung betrifft einen Swallowzähler zum Zuführen eines Modulsignals zu einem Prescaler nach dem Oberbegriff des An spruches 1, sowie einem Vergleichsfrequenzteiler zum Zuführen eines Vergleichssignals zu einem Phasenkomparator nach dem Oberbegriff des Anspruches 7 und eine PLL-Frequenz-Synthesizerschaltung nach dem Oberbegriff des Anspruches 14.

Aus der JP 55-66 143 ist ein programmierbarer Frequenzteiler bekannt, der Detektorschaltungen umfaßt, wobei eine dieser Detektorschaltungen detektiert, ob ein Voreinstellwert, der durch einen Abwärtszähler voreingestellt wurde, bis zu einem vorbestimmten Wert erreicht worden ist oder nicht. Die andere Detektorschaltung detektiert, ob der voreingestellte Wert, der durch einen weiteren Abwärtszähler voreingestellt wurde, bis zu einem bestimmten Wert erreicht worden ist oder nicht. Die vorbestimmten Werte bestehen aus Werten, die zu einem früheren Zeitpunkt basierend auf einer Beziehung zwischen ei ner Empfangsfrequenz und einem Frequenzteilungsverhältnis be stimmt worden sind.

Dieser bekannte programmierbare Frequenzteiler enthält ferner eine Diskriminatorschaltung, um zu diskriminieren ob die durch einen Dezimalzähler voreingestellten Werte größer sind als ein vorbestimmter Wert. Das Diskriminierungsergebnis wird zu der erstgenannten Detektorschaltung übermittelt. Diese De tektorschaltung schaltet den vorbestimmten Wert auf einen er sten oder einen zweiten Wert basierend auf dem Diskriminie rungsergebnis. Dieser bekannte programmierbare Frequenzteiler besitzt daher die Fähigkeit, die empfangene Frequenz darzu stellen, indem der voreingestellte Wert dekodiert wird, ohne dabei eine Kode-Umsetzschaltung verwenden zu müssen. Mit an deren Worten arbeitet dieser bekannte Frequenzteiler in sol cher Weise, um eine Beziehung zwischen Werten, welche die empfangenen Frequenzen von beispielsweise 76,0-89,9 MHz wiedergeben, und die Frequenzteilungsverhältnisse unter Ver wendung der vorbestimmten Werte zu befriedigen.

PLL-Frequenz-Synthesizerschaltungen, die mit hohen Geschwin digkeiten betrieben werden können, werden in typischer Weise in digitalen mobilen Kommunikationsvorrichtungen, wie bei spielsweise tragbaren Telefongeräten und ähnlichem, verwen det. Wenn jedoch ein Betrieb mit einer hohen Geschwindigkeit erfolgt, erfahren die internen Operationen der logischen Gat ter innerhalb der PLL-Frequenz-Synthesizerschaltung Verzöge rungen.

Eine herkömmliche PLL-Frequenz-Synthesizerschaltung enthält gewöhnlich eine Vergleichs-Frequenzteilerstufe, die einen Prescaler, einen Swallowzähler und einen Programmzähler enthält. Ein herkömmlicher Prescaler führt eine selektive Frequenzteilung bei einem Frequenzsignal von einem span nungsgesteuerten Oszillator (VCO) durch, und zwar entweder mit Hilfe eines Frequenzteilungsverhältnisses P oder eines Frequenzteilungsverhältnisses (P+X) und schickt komplemen täre frequenzgeteilte Signale zu dem Programmzähler und dem Swallowzähler. In dem obigen Ausdruck kann "X" eine positi ve oder negative ganze Zahl sein und "P" kann eine positive ganze Zahl sein.

Der herkömmliche Programmzähler führt eine Frequenzteilung der komplementären frequenzgeteilten Signale von dem Pre scaler durch, und zwar mit Hilfe eines vorbestimmten Fre quenzteilungsverhältnisses (z. B. 16) und schickt ein Ver gleichssignal zu dem Phasenkomparator. Der Programmzähler zählt ferner eine vorbestimmte Zahl von (z. B. 16) Impulsen der komplementären frequenzgeteilten Signale CK und XCK und erzeugt ein H-Pegel-Lastsignal LOAD während des Zählvorgan ges oder erzeugt ein L-Pegel-Lastsignal LOAD jedesmal dann, wenn ein Hochzählen ausgeführt wird.

Der herkömmliche Swallowzähler (Absorptions-Zähler) zählt die Impulse der komplementären frequenzmäßig geteilten Si gnale CK und XCK auf der Grundlage eines Einstellwertes, der von einer externen Einheit zugeführt wird, und versorgt den Prescaler mit einem L-Pegel-Modulsignal MDC, welches den Prescaler veranlaßt, das Frequenzteilungsverhältnis zu ändern. In Abhängigkeit von dem L-Pegel-Lastsignal LOAD, welches von dem Programmzähler zugeführt wird, führt der Swallowzähler ferner eine Voreinstelloperation aus, um die Zähloperation wieder zu starten und schickt ein H-Pegel-Modulsignal MDC zu dem Prescaler. In Abhängigkeit von dem H-Pegel-Modulsignal MDC stellt der Prescaler das geänderte Frequenzteilungsverhältnis wieder auf das eine zurück, be vor die Änderung erfolgt ist. Wie aus dem vorangegangenen hervorgeht, steuert der Swallowzähler den Schaltvorgang der Moduloperation (Änderung des Frequenzteilungsverhältnisses) des Prescalers.

Wie in Fig. 1 gezeigt ist, besitzt der herkömmliche Swallo wzähler einen Hochzählabschnitt 50, einen NAND-Gatterab schnitt 58, ein RS-Flip-Flop 59, Inverterstufen 60 und 63, ein NAND-Gatter 61 und ein D-Flip-Flop 62. Der Hochzählab schnitt 50 enthält sieben Flip-Flops (FFs) 51 bis 57. Das erste bis siebte FFs 51-57 empfängt jeweils sieben Ein stellwertdaten A1 bis A7, die von einem Schieberegister (nicht gezeigt) zugeführt werden. Die Einstellwertdaten A1-A7 sind binäre Codedaten, deren Einstellwerte innerhalb ei nes Bereiches von 0 bis 127 je nach Bedarf eingestellt wer den können. Der erste bis siebte FFs 51-57 zählt die Impul se der komplementären frequenzmäßig geteilten Signale CK und XCK, die von dem Prescaler zugeführt wurden, basierend auf den jeweiligen Einstellwertdaten A1-A7 und geben H-Pe gel-Ausgangssignale von Komplementärausgangsanschlüssen aus, wenn eine Hochzähloperation durchgeführt wird.

Der NAND-Gatterabschnitt 58, der mit dem Hochzählabschnitt 50 verbunden ist, enthält drei NAND-Gatter 58a bis 58c und ein NOR(WEDER-NOCH)-Gatter 58d. Wenn der erste bis siebte FFs 51-57 H-Pegel-Ausgangssignale von deren komplementären Ausgangsanschlüssen ausgeben, schickt der NAND-Gatterab schnitt 58 ein erstes L-Pegel-Ausgangssignal SA zu dem RS-Flip-Flop 59. Das RS-Flip-Flop 59, welches aus NAND-Gattern besteht, besitzt einen Einstelleingangsanschluß zum Empfan gen des ersten Ausgangssignals SA und einen Rückstellein gangsanschluß zum Empfangen des Lastsignals LOAD, welches von dem Programmzähler (nicht gezeigt) zugeführt wird. Das erste bis siebte FFs 51-57 führt eine Voreinstelloperation der jeweiligen Einstellwertdaten in Abhängigkeit von dem L-Pegel-Lastsignal LOAD durch.

Der RS-Flip-Flop 59 schickt das H-Pegel-Ausgangssignal zu der Inverterstufe 60 in Abhängigkeit von dem ersten L-Pe gel-Ausgangssignal SA. In Abhängigkeit von dem H-Pegel-Ausgangssignal schickt die Inverterstufe 60 ein zweites Ausgangssignal SB mit einem L-Pegel zu dem NAND-Gatter 61. Ferner schickt das RS-Flip-Flop 59 das L-Pegel-Ausgangs signal zu der Inverterstufe 60 in Abhängigkeit von dem L-Pegel-Lastsignal LOAD. In Abhängigkeit von dem L-Pegel-Ausgangssignal schickt die Inverterstufe 60 das zweite Aus gangssignal SB mit einem H-Pegel zu dem NAND-Gatter 61.

Das NAND-Gatter 61 besitzt einen ersten Eingangsanschluß zum Empfangen des zweiten Ausgangssignals SB, einen zweiten Eingangsanschluß zum Empfangen des Lastsignals LOAD und ei nen Ausgangsanschluß, der mit dem Dateneingangsanschluß des D-Flip-Flops 62 verbunden ist und von welchem ein drittes Ausgangssignal SC ausgegeben wird. In Abhängigkeit von den komplementären frequenzmäßig geteilten Signalen CK und XCK sendet das D-Flip-Flop 62 sein Ausgangssignal, welches das dritte Ausgangssignal SC ist (dessen Pegel invertiert wur de), zu der Inverterstufe 63. Die Inverterstufe 63 schickt ein Ausgangssignal, welches das Ausgangssignal des D-Flip-Flops 62 ist (dessen Pegel invertiert wurde), zu der Inver terstufe 63, die an den Prescaler (nicht gezeigt) ange schlossen ist, und zwar in Form des Modulsignals MDC. Der Prescaler ändert das Frequenzteilungsverhältnis, wenn das Modulsignal MDC von dem H-Pegel auf den L-Pegel abfällt. Wenn das RS-Flip-Flop 59 das L-Pegel-Ausgangssignal in Ab hängigkeit von dem L-Pegel-Lastsignal LOAD ausgibt, steigt das Modulsignal MDC von dem L-Pegel auf den H-Pegel. In Einklang mit dieser Änderung stellt der Prescaler das geän derte Frequenzteilungsverhältnis zurück auf das eine vor der Änderung.

Um das Frequenzteilungsverhältnis des Prescalers zu fixie ren, werden in typischer Weise alle Einstellwertdaten A1-A7 in diesem Swallow-Zähler auf "0" gestellt (das heißt "0" in der dezimalen Schreibweise). Fig. 2 stellt einen Zeitver laufplan dar, der die Betriebsweise des Swallow-Zählers, der in Fig. 1 gezeigt ist, veranschaulicht, wenn alle die Einstellwertdaten A1-A7 0 betragen und die komplementären frequenzmäßig geteilten Signale CK und XCK relativ niedrige Frequenzen besitzen.

Zuerst schickt der RS-Flip-Flop 59 das L-Pegel-Ausgangs signal zu der Inverterstufe 60 in Abhängigkeit von dem L-Pegel-Lastsignal LOAD. In Abhängigkeit von dem L-Pegel-Aus gangssignal schickt die Inverterstufe 60 ein zweites H-Pe gel-Ausgangssignal SB zu dem NAND-Gatter 61. Das NAND-Gat ter 61 schickt das dritten H-Pegel-Ausgangssignal SC zu dem D-Flip-Flop 62 in Abhängigkeit von dem L-Pegel-Lastsignal LOAD und dem zweiten H-Pegel-Ausgangssignal SB.

Wenn alle die Einstellwertdaten A1-A7 auf "0" sind, führen die ersten bis siebten FFs 51-57 aufeinanderfolgend die "Rückstelloperation" durch, und zwar in Abhängigkeit von dem L-Pegel-Lastsignal LOAD und geben die H-Pegel-Ausgangs signale von deren komplementären Ausgangsanschlüssen aus. Der NAND-Gatterabschnitt 58 schickt das erste L-Pegel-Aus gangssignal SA zu dem RS-Flip-Flop 59 in Abhängigkeit von jedem H-Pegel-Ausgangssignal. Als nächstes schickt der RS-Flip-Flop 59 das H-Pegel-Ausgangssignal zu der Inver terstufe 60, und zwar abhängig oder im Ansprechen auf das erste L-Pegel-Ausgangssignal SA. In Abhängigkeit von dem H-Pegel-Ausgangssignal schickt die Inverterstufe 60 ein zwei tes L-Pegel-Ausgangssignal SB zu dem NAND-Gatter 61. Das zweite Ausgangssignal SB fällt von dem H-Pegel in dieser Weise auf den L-Pegel. Das NAND-Gatter 61 gibt fortlaufend das dritte H-Pegel-Ausgangssignal SC in Abhängigkeit von dem L-Pegel-Lastsignal LOAD und dem zweiten L-Pegel-Aus gangssignal SB aus.

Der Nach-oben-Zählabschnitt 15 startet den Zählvorgang zum Zählen der komplementären frequenzgeteilten Signale CK und XCK nach der "Voreinstellung" und der NAND-Gatterabschnitt 58 gibt das erste H-Pegel-Ausgangssignal SA erneut in Ab hängigkeit von dem Hochzählvorgang aus.

Wenn das Lastsignal LOAD von dem L-Pegel auf den H-Pegel steigt, nachdem das zweite Ausgangssignal SB auf den L-Pe gel gefallen ist, gibt das NAND-Gatter 61 fortlaufend das dritte H-Pegel-Ausgangssignal SC aus. Als Ergebnis schickt der D-Flip-Flop 62 fortlaufend das H-Pegel-Modulsignal MDC zu dem Prescaler derart, daß das Frequenzteilungsverhältnis des Prescalers fixiert ist.

Fig. 3 zeigt einen Zeitverlaufplan, der die Betriebsweise des Swallow-Zählers veranschaulicht, der in Fig. 1 darge stellt ist, wenn alle die Einstellwertdaten A1-A7 auf 0 sind und die komplementären frequenzgeteilten Signale CK und XDK relativ hohe Frequenzen haben. Die Periode, in wel cher das Lastsignal LOAD einen L-Pegel in Einklang mit den hochfrequenten komplementären frequenzgeteilten Signalen CK und XCK beibehält, wird kürzer als diejenige in dem Fall, bei dem die komplementären frequenzgeteilten Signale CK und XCK niedrige Frequenzen haben (siehe die Ausführungen in Verbindung mit Fig. 2). Daher steigt das Lastsignal LOAD von dem L-Pegel auf den H-Pegel, während sich das zweite Ausgangssignal SB auf dem H-Pegel befindet. Demzufolge gibt das NAND-Gatter 61 das dritte L-Pegel-Ausgangssignal SC aus bis das zweite Ausgangssignal SB auf den L-Pegel fällt. Wenn der D-Flip-Flop 62 auf das dritte L-Pegel-Ausgangs signal SC anspricht und die Inverterstufe 63 auf das H-Pe gel-Ausgangssignal anspricht, wird das L-Pegel-Modulsignal MDC dem Prescaler zugeführt. Als Ergebnis arbeitet der Pre scaler derart, daß er das Frequenzteilungsverhältnis än dert. Mit anderen Worten wird das Frequenzteilungsverhält nis selbst dann geändert, auch wenn sich der Prescaler un ter der Modulsteuerung befindet, unter der das Frequenztei lungsverhältnis fixiert sein sollte.

Insofern kann eine Fehlfunktion der Schaltung oder Vorrich tung aus den betrieblichen Verzögerungen des Hochzählab schnitts 50 und des NAND-Gatterabschnitts 58 resultieren. Wenn die Frequenzen der komplementären frequenzgeteilten Si gnale CK und XCK hoch werden, wird die L-Pegel-Dauer des Lastsignals LOAD kürzer als die Zeit von dem Punkt an, wenn alle die ersten bis siebten FFs 51-57 die Voreinstelloperati on in Abhängigkeit von dem L-Pegel-Lastsignal LOAD durchfüh ren, bis zu dem Zeitpunkt, wenn der NAND-Gatterabschnitt 58 das erste L-Pegel-Ausgangssignal SA ausgibt. Mit anderen Wor ten gibt der NAND-Gatterabschnitt 58, nachdem die L-Pe geldauer des Lastsignals LOAD verstrichen ist, das erste L-Pegel-Ausgangssignal SA aus. Speziell benötigt die Vorein stelloperation des ersten bis siebten FFs 51-57 Zeit, so daß die Ausgabe des ersten L-Pegel-Ausgangssignals SA von dem NAND-Gatterabschnitt 58 verzögert wird. Als Ergebnis steigt das Lastsignal LOAD von dem L-Pegel auf den H-Pegel an, bevor das zweite Ausgangssignal SB von dem H-Pegel auf den L-Pegel fällt. Wenn die Einstellwertdaten A1-A7 alle auf "0" gestellt sind, benötigt es Zeit für die Voreinstelloperation, in der der erste bis siebte FFs 51-57 alle auf das L-Pegel-Lastsignal LOAD ansprechen, um die Ausgangspegel der komple mentären Ausgangsanschlüsse von H bis L zu invertieren. Das heißt, es wird die Ausgabe der H-Pegel-Ausgangssignale an al len komplementären Ausgangsanschlüssen verzögert.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, ei nen Swallowzähler, Vergleichsfrequenzteiler und eine PLL-Frequenzsynthesizerschaltung der eingangs angegebenen Art zu schaffen, bei denen die Möglichkeit realisiert ist eine Fehl funktion während des Hochfrequenzbetriebes wirksam zu verhin dern.

In Verbindung mit dem Swallowzähler wird diese Aufgabe erfin dungsgemäß durch die im Kennzeichnungsteil des Anspruches 1 aufgeführten Merkmale gelöst.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen des Swallowzählers ergeben sich aus den Ansprüchen 2 bis 6.

In Verbindung mit den Vergleichsfrequenzteiler zum Zuführen eines Vergleichssignals zu einem Phasenkomparator wird die genannte Aufgabe durch die im Kennzeichnungsteil des Anspru ches 7 aufgeführten Merkmale gelöst.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Vergleichsfrequenzteilers ergeben sich aus den Unteransprüchen 8 bis 13.

Schließlich wird die genannte Aufgabe bei einer PLL-Frequenz-Synthesizerschaltung durch die im Kennzeichnungsteil des An spruches 14 aufgeführten Merkmale gelöst, wobei vorteilhafte Ausgestaltungen und Weiterbildungen dieser PLL-Frequenz-Synthesizerschaltung aus den Unteransprüchen 15 bis 20 her vorgehen.

Eine Ausführungsform der vorliegenden Erfindung betrifft so mit einen Swallowzähler zum Zuführen eines Modulsignals zu ei nem Prescaler. Der Prescaler kann selektiv ein Frequenztei lungsverhältnis eines Frequenzsignals in Abhängigkeit von dem Modulsignal ändern. Der Speicherzelle umfaßt ein Schie beregister, einen Zähler, einen Hochzähldetektor, einen Mo dulsignalgenerator und eine Steuerschaltung.

Das Schieberegister kann Einstellwertdaten für die Verwen dung in einer Zähloperation halten und ausgeben. Der Zähler ist an das Schieberegister angeschaltet und kann das Fre quenzsignal zählen, basierend auf den Einstellwertdaten, und kann ein Hochzählsignal ausgeben, wenn eine Hochzählak tion stattfindet. Zusätzlich ist der Zähler befähigt, die Einstellwertdaten in Abhängigkeit von einem Lastsignal "voreinzustellen".

Der Hochzähldetektor ist an den Zähler angeschaltet und kann feststellen, ob der Zähler den Zählvorgang des Fre quenzsignals im Einklang mit dem Hochzählsignal vervoll ständigt hat. Der Hochzähldetektor gibt ein Entscheidungs signal aus, wenn der Zählvorgang vervollständigt ist. Der Modulsignalgenerator ist an den Hochzähldetektor angeschal tet und kann ein Modulsignal in Abhängigkeit von dem Detek tionssignal und dem Lastsignal erzeugen und kann das Modul signal dem Prescaler zuführen.

Die Steuerschaltung ist an das Schieberegister und den Mo dulsignalgenerator angeschaltet und kann den Modulsignalge nerator steuern. Die Steuerschaltung arbeitet, um zu be stimmen, ob die von dem Schieberegister ausgegebenen Ein stellwertdaten Daten sind, die vorbereitet wurden, um das Frequenzteilungsverhältnis festzulegen. Wenn die Einstell wertdaten aus Daten bestehen zum Festlegen des Frequenztei lungsverhältnisses, dann steuert die Steuerschaltung den Modulsignalgenerator in solcher Weise, daß die Zufuhr des Modulsignals, welches aus den Einstellwertdaten seinen Ur sprung hat, zu dem Prescaler eingeschränkt wird.

Eine andere Ausführungsform der vorliegenden Erfindung be zieht sich auf einen Vergleichsfrequenzteiler, um ein Ver gleichssignal einem Phasenkomparator zuzuführen. Der Ver gleichsfrequenzteiler umfaßt einen Prescaler, einen Pro grammzähler und einen Swallow-Zähler (Absorptionszähler).

Der Prescaler kann eines von einer Vielzahl von verschiede nen Frequenzteilungsverhältnissen in Abhängigkeit von einem Modulsignal auswählen und kann ein Frequenzsignal durch dieses vorgewählte Frequenzteilungsverhältnis frequenzmäßig teilen, um ein frequenzmäßig geteiltes Signal zu erzeugen. Der Programmzähler ist an den Prescaler angeschaltet und kann das frequenzgeteilte Signal durch ein Frequenztei lungsverhältnis in der Frequenz teilen, um das Vergleichs signal zu erzeugen, welches dann dem Phasenkomparator zuge führt wird. Zusätzlich gibt der Programmzähler ein Lastsi gnal jedesmal dann aus, wenn eine Frequenzteilung des fre quenzgeteilten Signals vervollständigt ist.

Der Swallow-Zähler ist an den Prescaler und den Programm zähler angeschaltet und kann das frequenzgeteilte Signal basierend auf den Einstellwertdaten zählen und das Modulsi gnal in Abhängigkeit von dem Lastsignal erzeugen, nachdem der Zählvorgang vervollständigt wurde. Der Swallow-Zähler schickt auch das Modulsignal zu dem Prescaler und bestimmt, ob es sich bei den Einstellwertdaten um Daten handelt, die vorbereitet wurden, um das Frequenzteilungsverhältnis fest zulegen. Wenn die Einstellwertdaten aus Daten bestehen, um das Frequenzteilungsverhältnis festzulegen, arbeitet der Swallow-Zähler in solcher Weise, daß die Zufuhr des Modul signals, welches seinen Ursprung in den Einstellwertdaten hat, zum Prescaler hin eingeschränkt wird.

Eine andere Ausführungsform der vorliegenden Erfindung be trifft eine Frequenz-Synthesizerschaltung mit phasenstarrer Schleife (PLL), die einen spannungsgeregelten Oszillator, einen Vergleichsfrequenzteiler und eine Phasenkomparator umfaßt.

Der spannungsgeregelte Oszillator gibt ein Oszillations-Ausgangssignal aus. Der Vergleichsfrequenzteiler ist an den spannungsgeregelten Oszillator angeschaltet und kann das Oszillations-Ausgangssignal empfangen und dieses frequenz mäßig teilen, um ein Vergleichssignal zu erzeugen. Der Pha senkomparator ist an den Vergleichsfrequenzteiler ange schaltet und kann eine Phase des Vergleichssignals mit ei ner Phase eines Bezugssignals vergleichen und ein Phasen differenzsignal ausgeben. Der Vergleichsfrequenzteiler kann einen Prescaler, einen Programmzähler und einen Swallow-Zähler enthalten.

Ändere Aspekte und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung in Verbindung mit den beigefüg ten Zeichnungen, die als Beispiel die Prinzipien der vor liegenden Erfindung veranschaulichen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung kann zusammen mit den Zielen und Vorteilen derselben am besten unter Hinweis auf die folgende Be schreibung der Erfindung in Verbindung mit den beigefügten Zeichnungen verstanden werden, in welchen.

Fig. 1 ein Blockschaltbild ist, welches einen Swallow-Zähler veranschaulicht, der in einem Vergleichsfrequenztei ler in einer herkömmlichen PLL-Frequenz-Synthesizerschal tung enthalten ist;

Fig. 2 ein Zeitverlaufplan ist, der die Betriebsweise des herkömmlichen Swallow-Zählers veranschaulicht, wenn fre quenzmäßig geteilte Signale mit relativ niedrigen Fre quenzen verwendet werden;

Fig. 3 ein Zeitverlaufplan ist, der die Betriebsweise des herkömmlichen Swallow-Zählers veranschaulicht, wenn fre quenzgeteilte Signale mit relativ hohen Frequenzen verwen det werden;

Fig. 4 ein Blockschaltbild ist, welches eine PLL-Frequenz-Synthesizerschaltung zeigt, gemäß einer Ausführungsform der Erfindung;

Fig. 5 ein Blockschaltbild ist, welches einen Vergleichs frequenzteiler in der PLL-Frequenz-Synthesizerschaltung in Fig. 4 zeigt;

Fig. 6 ein Blockschaltbild ist, welches einen Programmzäh ler in dem Vergleichsfrequenzteiler in Fig. 5 zeigt;

Fig. 7 ein Blockschaltbild ist, welches einen Swallow-Zähler gemäß dieser Ausführungsform der Erfindung in dem Vergleichsfrequenzteiler nach Fig. 5 zeigt;

Fig. 8 ein Zeitverlaufplan ist, der die Betriebsweise des Swallow-Zählers veranschaulicht, wenn frequenzmäßig geteil te Signale mit relativ hohen Frequenzen verwendet werden;

Fig. 9 ein Blockschaltbild ist, welches einen Swallow-Zähler gemäß einer anderen Ausführungsform der Erfindung zeigt; und

Fig. 10 ein Zeitverlaufplan ist, der die Betriebsweise des Swallow-Zählers gemäß einer anderen Ausführungsform veran schaulicht.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Eine Ausführungsform der vorliegenden Erfindung soll nun unter Hinweis auf die beigefügten Zeichnungen beschrieben werden. Wie in Fig. 4 gezeigt ist, umfaßt eine PLL-Fre quenz-Synthesizerschaltung einen Kristalloszillator 10, ei nen Bezugsfrequenzteiler 20, einen Vergleichsfrequenzteiler 30, einen Phasenkomparator 40, eine Ladungspumpe 50, ein Tiefpaßfilter (LPF) 60 und einen spannungsgesteuerten Os zillator (VCO) 70. Bei dieser Ausführungsform sind der Be zugsfrequenzteiler 20, der Vergleichsfrequenzteiler 30, der Phasenkomparator 40 und die Ladungspumpe 50 auf einem ein zelnen Halbleiterchip 80 ausgebildet. Der Kristalloszilla tor 10, das LPF 60 und der VCO 70 sind diskrete Schaltun gen, die an das Halbleiterchip 80 angeschlossen sind. Der Bezugsfrequenzteiler 20, der Vergleichsfrequenzteiler 30, der Phasenkomparator 40, die Ladungspumpe 50 und der VCO 70 können auf einem einzelnen Halbleiterchip 80 ausgebildet sein, so daß der Kristalloszillator 10 und das LPF 60 zu diskreten Schaltungen werden. Ferner können der Bezugsfre quenzteiler 20, der Vergleichsfrequenzteiler 30, der Pha senkomparator 40 und die Ladungspumpe 50 in richtiger Weise kombiniert werden, um auf einem einzelnen Halbleiterchip 80 ausgebildet zu werden. Alternativ kann der Vergleichsfre quenzteiler 30 allein auf einem einzelnen Halbleiterchip ausgebildet sein. Wie oben erläutert wurde, können derarti ge Halbleiterchips in verschiedenen Vorrichtungen verwendet werden, um beispielsweise als ein Frequenzteiler für allge meine Zwecke oder ähnlichem zu dienen.

Der Bezugsfrequenzteiler 20 teilt ein vorbestimmtes Oszil lator-Frequenzsignal in der Frequenz, welches von dem Kri stalloszillator 10 zugeführt wird, um ein Bezugssignal f_r mit einer Bezugsfrequenz zu erzeugen. Der Vergleichsfre quenzteiler 30 teilt ein Oszillations-Ausgangssignal f_VCO von dem VCO 70 in der Frequenz, um ein Vergleichssignal f_p zu erzeugen. In einem Kanalschaltmodus, um die Frequenz des Ausgangssignals f_VCO zu schalten, arbeitet der Vergleichs frequenzteiler 30, um das Frequenzteilungsverhältnis in Ab hängigkeit von verschiedenen Arten von Daten N1 bis N11, A1 bis A7, einem Steuersignal STB und einem Taktsignal CLK zu ändern, die von einer Mikroprozessoreinheit (MPU) 90 als einer externen Einheit zugeführt sein können.

Der Phasenkomparator 40 empfängt das Bezugssignal f_r von dem Bezugsfrequenzteiler 20 und das Vergleichssignal f_p von dem Vergleichsfrequenzteiler 30 und erzeugt Phasendiffe renzsignale R und P, deren Impulsbreiten im Einklang mit der Phasendifferenz zwischen dem Bezugssignal f_r und dem Vergleichssignal f_p vergrößert oder vermindert worden sind. Die Ladungspumpe 50 erzeugt ein Spannungssignal D0 mit ei ner Gleichstromkomponente, die eine Impulskomponente ent hält, die auf den Phasendifferenzsignale R und P von dem Phasenkomparator 40 basiert und schickt das Spannungssignal D0 zu dem LPF 60. Das LPF 60 glättet das Spannungssignal D0 und schickt eine Steuerspannung VT mit entfernter Hochfre quenzkomponente zu dem VCO 70. Der VCO 70 gibt das Aus gangssignal f_VCO aus, dessen Frequenz dem Wert des Steuersi gnals VT entspricht. Dieses Ausgangssignal f_VCO wird zu dem Vergleichsfrequenzteiler 30 rückgekoppelt.

Wie in Fig. 5 gezeigt ist, enthält der Vergleichsfrequenz teiler 30 einen Prescaler 11, einen Programmzähler 12 und einen Swallow-Zähler 13. Der Prescaler 11 empfängt das Aus gangssignal f_VCO von dem VCO 70 und führt eine selektive Frequenzteilung an dem Ausgangssignal f_VCO durch, und zwar gemäß einem Frequenzteilungsverhältnis (P) oder einem Fre quenzteilungsverhältnis (P+X), um komplementäre frequenzmä ßig geteilte Signale CK und XCK zu erzeugen. Im folgenden wird diese Frequenzteilungsoperation als eine "2-Modul"-Operation bezeichnet, wobei "X" eine positive oder negative ganze Zahl ist und "P" eine positive ganze Zahl ist. In be vorzugter Weise können X und P geändert werden, und zwar mit Hilfe eines Wählsignals von dem MPU 90. Der Prescaler 11 schickt die erzeugten komplementären und in der Frequenz geteilten Signale CK und XCK zu dem Programmzähler 12 und dem Swallow-Zähler 13.

Der Programmzähler 12 kann ein Frequenzteilungsverhältnis N basierend auf den Einstellwertdaten N1-N11, die von der MPU 90 zugeführt werden, einstellen. Der Programmzähler 12 teilt die komplementären frequenzgeteilten Signale CK und XCK in der Frequenz, und zwar gemäß dem eingestellten Fre quenzteilungsverhältnis N, um das Vergleichssignal f_p zu erzeugen, welches dem Phasenkomparator 40 zugeführt wird. Der Programmzähler 12 zählt ferner eine vorbestimmte Anzahl von Impulsen der komplementären frequenzgeteilten Signale CK und XCK und erzeugt ein H-Pegel-Lastsignal LOAD während des Zählvorgangs oder erzeugt eine L-Pegel-Lastsignal LOAD jedesmal, wenn das Hochzählen ausgeführt wird.

Der Swallow-Zähler 13 zählt die Impulse der komplementären frequenzgeteilten Signale CK und XCK auf der Grundlage der Einstellwertdaten A1-A7, die von der MPU 90 zugeführt wer den, und liefert für den Prescaler 11 ein L-Pegel-Modul signal MDC jedesmal dann, wenn die Hochzählaktion stattfin det. In Abhängigkeit von dem L-Pegel-Modulsignal MDC ändert der Prescaler 11 das Frequenzteilungsverhältnis. In Abhän gigkeit von dem L-Pegel-Lastsignal LOAD, welches von dem Programmzähler 12 zugeführt wird, führt der Swallow-Zähler 13 eine Voreinstelloperation aus, um die Zähloperation wie der zu starten und schickt das Modulsignal MDC mit einem H-Pegel zu dem Prescaler 11. In Abhängigkeit von dem H-Pegel-Modulsignal MDC stellt der Prescaler 11 das geänderte Fre quenzteilungsverhältnis zurück auf das eine vor der Ände rung.

Wie in Fig. 6 gezeigt ist, enthält der Programmzähler 12 ein Schieberegister 15 mit einem 11-Bit-Ausgang, einen Hochzählschaltungsabschnitt 16 mit 11 Flip-Flops (FFs) 21 bis 31 und einem NAND-Gatterabschnitt 17. Das Schieberegi ster 15 empfängt Einstellwertdaten N1-N11, die in einem 11-Bit-Serienbinärcode vorliegen und von der MPU 90 zugeführt werden. Das Schieberegister 15 schickt die Einstellwertda ten N1-N11 aufeinanderfolgend zu den jeweiligen FFs 21-31, und zwar von dem niedrigstwertigen Bit aus, synchron mit dem Takt CLK, der von der MPU 90 zugeführt wird. Die Ein stellwertdaten (Frequenzteilungsverhältnis) N1-N11 können in einem Bereich von 0 bis 2047 nach Bedarf eingestellt werden.

Der erste bis elfte FFs 21-31 enthalten jeweils Verriege lungsschaltungen, um die jeweils zugeordneten Einstellwert daten N1-N11 zu verriegeln, die aus dem Schieberegister 15 ausgegeben werden, und zwar in Abhängigkeit von dem Strobe- Signal STB von der MPU 90. Jeder von dem ersten bis elften FFs 21-31 stellt die zugeordneten Einstellwertdaten in Ab hängigkeit von dem L-Pegel-Lastsignal LOAD, welches von dem NAND-Gatterabschnitt 17 zugeführt wird, im voraus ein. Der erste FF 21 besitzt einen Takteingangsanschluß zum Empfan gen des ersten komplementären frequenzgeteilten Signals CK von dem Prescaler 11, einen invertierten Takteingangsan schluß zum Empfangen des zweiten komplementären frequenzge teilten Signals XCK, einen Ausgangsanschluß, der mit dem Takteingangsanschluß des zweiten FF 22 verbunden ist, und einem komplementären Ausgangsanschluß, der mit dem inver tierten Takteingangsanschluß des zweiten FF 22 verbunden ist. In ähnlicher Weise besitzt jeder von dem zweiten bis zehnten FFs 22-30 einen Ausgangsanschluß und einen komple mentären Ausgangsanschluß, die mit dem Takteingangsanschluß und dem invertierten Takteingangsanschluß von einem der dritten bis elften FFs 23-31 bei den nachfolgenden Stufen verbunden sind. Der elfte FF 31 besitzt einen Ausgangsan schluß, um das Vergleichssignal f_p auszugeben und besitzt einen komplementären Ausgangsanschluß.

Der erste bis elfte FFs 21-31 zählt die Impulse der komple mentären frequenzgeteilten Signale CK und XCK, basierend auf den zugeordneten Einstellwertdaten und sie geben H-Pe gel-Ausgangssignale von allen komplementären Ausgangsan schlüssen an den NAND-Gatterabschnitt 17 aus, wenn eine Hochzählaktion gewählt ist. Es sei beispielsweise angenom men, daß die Einstellwertdaten N1-N11 wie folgt sind "0, 0, 0, 0, 0, 0, 1, 0, 0, 0, 0" (das heißt "16" in der dezimalen Schreibweise, was gleich ist dem Frequenzteilungsverhältnis N) oder daß die Einstellwertdaten N5 des fünften FF 25 gleich "1" sind und die Einstellwertdaten N1-N4 und N6-N11 der verbleibenden ersten bis vierten FFs 21-24 und der sechsten bis elften FFs 26-31 "0" sind. Wenn in diesem Fall der erste bis elfte FFs 21-31 sechzehn Impulse der komple mentären frequenzgeteilten Signale CK und XCK zählen, wer den H-Pegel-Ausgangssignale von allen den komplementären Ausgangsanschlüssen ausgegeben.

Der NAND-Gatterabschnitt 17 enthält vier NAND-Gatter 32a bis 32d und zwei NOR-Gatter 32e und 32f. Das erste NAND-Gatter 32a besitzt drei Eingangsanschlüsse, die jeweils mit den komplementären Ausgangsanschlüssen der fünften bis siebten FFs 25-27 verbunden sind, und einen Ausgangsan schluß. Das zweite NAND-Gatter 32b besitzt vier Eingangsan schlüsse, die jeweils mit den komplementären Ausgangsan schlüssen des achten bis elften FFs 28-31 verbunden sind, und einen Ausgangsanschluß. Das erste NOR-Gatter 32e be sitzt zwei Eingangsanschlüsse, die jeweils mit den Aus gangsanschlüssen des ersten und des zweiten NAND-Gatters 32a und 32b verbunden sind, und einen Ausgangsanschluß. Das dritte NAND-Gatter 32c besitzt drei Eingangsanschlüsse, die jeweils mit den komplementären Ausgangsanschlüssen des dritten und vierten FFs 23 und 24 verbunden sind und dem Ausgangsanschluß des ersten NOR-Gatters 32e verbunden sind, und besitzt einen Ausgangsanschluß. Das zweite NOR-Gatter 32f besitzt zwei Eingangsanschlüsse, die jeweils mit den komplementären Ausgangsanschlüssen des zweiten FF und dem Ausgangsanschluß des dritten NAND-Gatters 32c verbunden sind, und besitzt einen Ausgangsanschluß. Das vierte NAND-Gatter 32d besitzt zwei Eingangsanschlüsse, die jeweils mit dem komplementären Ausgangsanschluß des ersten FF 21 und dem Ausgangsanschluß des zweiten NOR-Gatters 32f verbunden sind, und besitzt einen Ausgangsanschluß für die Ausgabe des Lastsignals L.

Bei der oben erläuterten Konstruktion schickt der NAND-Gat terabschnitt 17 das L-Pegel-Lastsignal LOAD zu dem Swallow-Zähler 13 und dem Hochzählabschnitt 16, wenn die H-Pegel-Ausgangssignale von allen komplementären Ausgangsanschlüs sen des ersten bis elften FFs 21-31 ausgegeben werden. Mit anderen Worten gibt dann, wenn der Hochzählabschnitt 16 den Zählvorgang der Einstellwerte vervollständigt hat, der NAND-Gatterabschnitt 17 das L-Pegel-Lastsignal LOAD aus. Der erste bis elfte FFs 21-31 führt aufeinanderfolgend die Voreinstelloperation in Abhängigkeit von dem L-Pegel-Last signal LOAD durch.

Wie in Fig. 7 gezeigt ist, enthält der Swallow-Zähler 13 ein Schieberegister 33 mit einem 7-Bit-Ausgang, einen Hoch zählabschnitt 34 mit sieben Flip-Flops (FFs) 34a-34g, einen NAND-Gatterabschnitt 35 als einen Hochzähldetektor, einen Modulsignalgenerator 36 und eine Steuerschaltung (eine Fehlfunktion verhindernde Schaltung) 42. Das Schieberegi ster 33 empfängt die Einstellwertdaten A1-A7, die aus einem 7-Bit-Reihenbinärcode bestehen, der von der MPU 90 zuge führt wird. Das Schieberegister 33 schickt die Einstell wertdaten A1-A7 zu den jeweiligen FFs 34a-34g in dem Hoch zählabschnitt 34 aufeinanderfolgend von dem niedrigstwerti gen Bit aus synchron mit dem Takt CLK, der von der MPU 90 zugeführt wird. Die Einstellwertdaten A1-A7 können in einem Bereich von 0 bis 127 nach Bedarf eingestellt werden.

Der erste bis siebte FFs 34a-34g enthält jeweils eine Ver riegelungsschaltung, um die Einstellwertdaten A1-A7 in Ab hängigkeit von dem Strobesignal STB von der MPU 90 zu ver riegeln. Jeder von dem ersten bis siebten FFs 34a-34g stellt zugeordnete Einstellwertdaten in Abhängigkeit von dem L-Pegel-Lastsignal LOAD, welches von dem Programmzähler 12 zugeführt wird, im voraus ein. Der erste FF 34a besitzt einen Takteingangsanschluß zum Empfangen des ersten komple mentären frequenzgeteilten Signals CK von dem Prescaler 11, einen invertierten Takteingangsanschluß zum Empfangen des zweiten komplementären frequenzmäßig geteilten Signals XCK, einen Einstellausgangsanschluß, der mit dem Takteingangsan schluß des zweiten FF 34b verbunden ist, und einen komple mentären Ausgangsanschluß, der mit dem invertierten Takt eingangsanschluß des zweiten FF 34b verbunden ist. In ähn licher Weise besitzt jeder von dem zweiten bis zehnten FFs 34b-34f einen Einstellausgangsanschluß und einen komplemen tären Ausgangsanschluß, die jeweils mit dem Takteingangsan schluß und dem invertierten Takteingangsanschluß von einem der dritten bis siebten FFs 34c-34g in der nachfolgenden Stufe verbunden sind.

Der erste bis siebte FFs 34a-34g zählt die Impulse der kom plementären frequenzgeteilten Signale CK und XCK, basierend auf den Einstellwertdaten A1-A7 und geben H-Pegel -Ausgangs signale von allen komplementären Ausgangsanschlüssen aus, wenn eine Hochzählaktion durchgeführt wird. Es sei bei spielsweise angenommen, das die Einstellwertdaten A1-A7 wie folgt sind "0, 0, 1, 0, 0, 0, 0" (das heißt "16" in der de zimalen Schreibweise) oder daß die Einstellwertdaten AS des fünften FF 34e gleich "1" lauten und die Einstellwertdaten A1-A4, A6 und A7 des verbleibenden ersten bis vierten, sechsten und siebten FFs 34a-34d, 34f und 34g "0" betragen. Wenn in diesem Fall der erste bis siebte FFs 34a-34g 16 Im pulse der komplementären frequenzgeteilten Signale CK und XCK zählen, werden H-Pegel-Ausgangssignale von allen kom plementären Ausgangsanschlüssen ausgegeben.

Der NAND-Gatterabschnitt 35 enthält drei NAND-Gatter 35a bis 35c und ein NOR-Gatter 35d. Das erste NAND-Gatter 35a besitzt drei Eingangsanschlüsse, die jeweils mit den kom plementären Ausgangsanschlüssen des zweiten bis vierten FFs 34b-34d verbunden sind, und besitzt einen Ausgangsanschluß. Das zweite NAND-Gatter 35b besitzt drei Eingangsanschlüsse, die jeweils mit den komplementären Ausgangsanschlüssen des fünften bis siebten FFs 34e-345g verbunden sind, und einen Ausgangsanschluß. Das NOR-Gatter 35d besitzt zwei Eingangs anschlüsse, die jeweils mit den Ausgangsanschlüssen des er sten und zweiten NAND-Gatters 35a und 35b verbunden sind, und einen Ausgangsanschluß. Das dritte NAND-Gatter 35c be sitzt zwei Eingangsanschlüsse, die mit dem komplementären Ausgangsanschluß des ersten FF 34a bzw. dem Ausgangsan schluß des NOR-Gatters 35d verbunden sind, und einen Aus gangsanschluß.

Bei der oben erläuterten Struktur der NAND-Gatterabschnitt 35 ein erstes L-Pegel-Ausgangssignal (Hochzähldetektions signal) SA zu dem Modulsignalgenerator 36, wenn H-Pegel-Ausgangssignale von allen komplementären Ausgangsanschlüs sen des ersten bis siebten FFs 34a-34g ausgegeben werden. Mit anderen Worten, gibt der NAND-Gatterabschnitt 35, wenn der Hochzählabschnitt 34 den Zählvorgang der Einstellwerte A1-A7 vervollständigt, das erste L-Pegel-Ausgangssignal SA aus.

Der Modulsignalgenerator 36 enthält ein RS-Flip-Flop 37, welches aus zwei NAND-Gattern, zwei Inverterstufen 38 und 41, einem NAND-Gatter 39 und einem D-Flip-Flop 40 besteht, welches als Halte-Flip-Flop wirkt. Das RS-Flip-Flop 37 be sitzt einen Setz-Eingangsanschluß zum Empfangen des ersten Ausgangssignals SA von dem NAND-Gatterabschnitt 35 und ei nen Rücksetz-Eingangsanschluß zum Empfangen des Lastsignals LOAD, welches von dem Programmzähler 12 zugeführt wird. Der RS-Flip-Flop 37 schickt ein H-Pegel-Ausgangssignal zu der Inverterstufe 38 in Abhängigkeit von dem ersten L-Pegel-Ausgangssignal SA. In Abhängigkeit von dem H-Pegel-Aus gangssignal von dem RS-Flip-Flop 37, schickt die Inverter stufe 38 ein zweites Ausgangssignal SB mit einem L-Pegel zu dem NAND-Gatter 39. Ferner schickt der RS-Flip-Flop 37 das L-Pegel-Ausgangssignal zu der Inverterstufe 38, und zwar in Abhängigkeit von dem L-Pegel-Lastsignal LOAD. In Abhängig keit von diesem L-Pegel-Ausgangssignal von dem RS-Flip-Flop 37 schickt die Inverterstufe 38 das zweite Ausgangssignal SB mit einem H-Pegel zu dem NAND-Gatter 39.

Das NAND-Gatter 39 besitzt einen ersten Eingangsanschluß zum Empfangen des Lastsignals LOAD, einen zweiten Eingangs anschluß zum Empfangen des Ausgangssignal der Inverterstufe 38 und einen Ausgangsanschluß zum Zuführen eines dritten Ausgangssignals SC zu dem D-Flip-Flop 40. Der D-Flip-Flop 40 besitzt einen Dateneingangsanschluß zum Empfangen des dritten Ausgangssignal SC, einen Takteingangsanschluß zum Empfangen des ersten komplementären frequenzgeteilten Si gnals CK, einen invertierten Takteingangsanschluß zum Emp fangen des zweiten komplementären frequenzgeteilten Signals XCK, einen komplementären Ausgangsanschluß zum Zuführen ei nes Ausgangssignals, welches das pegelinvertierte dritte Ausgangssignal SC ist, zu der Inverterstufe 41, und einen Setzanschluß zum Empfangen eines fünften Ausgangssignals SG2, welches von der Steuerschaltung 42 zugeführt wird, die weiter unten erläutert werden soll.

Wenn an dem Setzanschluß das fünfte L-Pegel-Ausgangssignal SG2 empfangen wird, hält der D-Flip-Flop 40 den Setzzustand ungeachtet der Pegel der komplementären frequenzgeteilten Signale CK und XCK und des dritten Ausgangssignals. Wenn das fünfte H-Pegel-Ausgangssignal SG2 an dem Setzanschluß empfangen wird, schickt der D-Flip-Flop 40 ein Ausgangs signal, welches das dritte pegelinvertierte Ausgangssignal SC ist, zu der Inverterstufe 41, und zwar von dem komple mentären Ausgangsanschluß aus in Antwort auf die komplemen tären frequenzgeteilten Signale CK und XCK. Die Inverter stufe 41 schickt ein Ausgangssignal, welches des pegelin vertierte Ausgangssignal des D-Flip-Flops 40 ist, zu dem Prescaler 11 als Modulsignal MDC.

Der Prescaler 11 ändert das Frequenzteilungsverhältnis, wenn das Modulsignal MDC von dem H-Pegel auf den L-Pegel abfällt. Wenn das RS-Flip-Flop 37 das L-Pegel-Ausgangs signal in Abhängigkeit von dem L-Pegel-Lastsignal LOAD aus gibt, steigt das Modulsignal MDC von dem L-Pegel auf den H-Pegel. In Einklang mit dieser Pegeländerung stellt der Pre scaler 11 das geänderte Frequenzteilungsverhältnis zurück auf das eine vor der Änderung.

Wenn die Einstellwertdaten A1-A7, die von dem Schieberegi ster 33 zugeführt werden, wie folgt sind "0, 0, 0, 0, 0, 0, 0", schränkt die Steuerschaltung 42 den Betrieb des Modul signalgenerators 36 ein, um das Modulsignal MDC (fehlerhaf tes Modulsignal) auszugeben, welches in Abhängigkeit von dem L-Pegel-Lastsignal LOAD von dem H-Pegel auf den L-Pegel abfällt. Die Steuerschaltung (eine Fehlfunktion verhindern de Schaltung) 42 enthält ein NOR-Gatter 43, zwei D-Flip-Flops (DFFs) 44 und 45 als erste und zweite Halte-Schaltun gen und eine Inverterstufe 46.

Das NOR-Gatter 43 besitzt sieben Eingangsanschlüsse zum Empfangen der Einstellwertdaten A1-A7, die von dem Schiebe register 33 ausgegeben werden, und einen Ausgangsanschluß zum Ausgeben eines Bestimmungssignals SG. Das NOR-Gatter 43 schickt ein H-Pegel-Bestimmungssignal SG zu dem ersten DFF 44, wenn alle Einstellwertdaten A1-A7 gleich sind "0".

Der erste DFF 44 besitzt einen Dateneingangsanschluß zum Empfangen des Bestimmungssignals SG, einen Takteingangsan schluß zum Empfangen des Strobe-Signals STB, welches von der MPU 90 zugeführt wird, und einen Setzausgangsanschluß zum Ausgeben eines vierten Ausgangssignals SG1. In Abhän gigkeit von dem Strobe-Signal STB schickt der erste DFF 44 das vierte Ausgangssignal SG1, welches den gleichen Pegel wie derjenige des Bestimmungssignals SG besitzt, zu dem zweiten DFF 45.

Der zweite DFF 45 besitzt einen Dateneingangsanschluß zum Empfangen des vierten Ausgangssignals SG1, einen Taktein gangsanschluß zum Empfangen des Lastsignals LOAD über die Inverterstufe 46 und einen komplementären Ausgangsanschluß zur Ausgabe des fünften Ausgangssignal SG2. In Abhängigkeit von dem H-Pegel-Lastsignal LOAD schickt der zweite DFF 45 das fünfte Ausgangssignal SG2 als ein Verhinderungssignal, welches das pegelinvertierte vierte Ausgangssignal SG1 ist, zu dem Setzanschluß des D-Flip-Flops 40. Wenn alle Setz wertdaten oder Einstellwertdaten A1-A7 gleich sind "0", hält das D-Flip-Flop 40 den Setzzustand in Abhängigkeit von dem fünften L-Pegel-Ausgangssignal SG2 und schickt ein L-Pegel-Ausgangssignal zu der Inverterstufe 41, und zwar un geachtet der Pegel der komplementären frequenzgeteilten Si gnale CK und XCK und des dritten Ausgangssignals SG. Demzu folge wird die Ausgabe des H-Pegel-Modulsignals MDC gehal ten.

Die Betriebsweise des Programmzählers 12 soll nun erläutert werden. Der Programmzähler 12 zählt alle 16 Impulse der komplementären frequenzgeteilten Signale CK und XCK, die von dem Prescaler 11 zugeführt werden, basierend auf den Einstellwertdaten N1-N11 von der MPU 90, was dem Frequenz teilungsverhältnis N = 16 entspricht. Der Programmzähler 12 schickt das L-Pegel-Lastsignal LOAD zu dem Swallow-Zähler 13 jedesmal dann, wenn dieser eine Hochzählaktion durch führt. Jedesmal, wenn das L-Pegel-Lastsignal LOAD zugeführt wird, führen der erste bis elfte FFs 21-31 in dem Programm zähler 12 die Voreinstelloperation in Abhängigkeit von die sem Signal LOAD durch.

Es folgt nun eine Beschreibung der Betriebsweise für den Fall, bei dem die Einstellwertdaten A1-A7, die alle "0" sind, dem Swallow-Zähler 13 von der MPU 90 zugeführt wer den, um das Frequenzteilungsverhältnis des Prescalers 11 zu fixieren. Nach der Durchführung der Voreinstelloperation in Abhängigkeit von dem L-Pegel-Lastsignal LOAD führt der Swallow-Zähler 13 einen Betrieb durch, um die komplementä ren frequenzgeteilten Signal CK und XCK zu zählen. Speziell führen die einzelnen FFs 34a-34g aufeinanderfolgend eine Voreinstelloperation in Abhängigkeit von dem L-Pegel-Last signal LOAD durch und schicken die H-Pegel-Ausgangssignale zu dem NAND-Gatterabschnitt 35, und zwar von allen komple mentären Ausgangsanschlüssen aus. In Abhängigkeit von die sen sieben H-Pegel-Ausgangssignalen schickt der NAND-Gat terabschnitt 35 das erste L-Pegel-Ausgangssignal SA zu dem Modulsignalgenerator 36. Wenn der Hochzählabschnitt 34 die Impulse der komplementären frequenzgeteilten Signale CK und XCK nachfolgend zählt, schickt der NAND-Gatterabschnitt das erste Ausgangssignal SA, welches von dem L-Pegel auf den H-Pegel ansteigt, zu dem Modulsignalgenerator 36.

Während die hochfrequenten komplementären frequenzgeteilten Signal CK und XCK durch den Prescaler 11 zugeführt werden, schickt das RS-Flip-Flop 37 zuerst das L-Pegel-Ausgangs signal zu der Inverterstufe 38, und zwar in Abhängigkeit von dem L-Pegel-Lastsignal LOAD, und die Inverterstufe 38 gibt das zweite H-Pegel-Ausgangssignal SB aus. Als nächstes schickt der RS-Flip-Flop 37 das H-Pegel-Ausgangssignal in Abhängigkeit von dem ersten L-Pegel-Ausgangssignal SA zu der Inverterstufe 38 und die Inverterstufe 38 gibt das zweite L-Pegel-Ausgangssignal SB aus. Bei einer hohen Fre quenz ist die Periode, in der das Lastsignal LOAD auf dem L-Pegel gehalten wird, relativ kurz. Jedoch ist die Peri ode, in der das zweite Ausgangssignal SB auf dem H-Pegel gehalten wird, länger als die L-Pegel-Halteperiode des Lastsignals LOAD, und zwar aufgrund der betriebsmäßigen Verzögerungen des Hochzählabschnitts 34 und des NAND-Gat terabschnitts 35. Das heißt, das zweite Ausgangssignal SB wird auf dem H-Pegel gehalten, und zwar selbst nachdem das Lastsignal LOAD von dem L-Pegel aus auf den H-Pegel ange stiegen ist. Mit anderen Worten wird das zweite Ausgangs signal SB auf dem H-Pegel gehalten, bis das erste Ausgangs signal SA auf den L-Pegel abfällt.

Das NAND-Gatter 39 schickt zuerst das dritte H-Pegel-Aus gangssignal zu dem D-Flip-Flop 44 in Abhängigkeit von dem L-Pegel-Lastsignal LOAD und dem zweiten H-Pegel-Ausgangs signal SB. Wenn das Lastsignal LOAD auf den H-Pegel an steigt, schickt das NAND-Gatter 39 das dritte L-Pegel-Aus gangssignal zu dem D-Flip-Flop 40, und zwar in Abhängigkeit von dem H-Pegel-Lastsignal LOAD und dem zweiten H-Pegel-Ausgangssignal SB. Somit steigt das dritte Ausgangssignal SC von dem L-Pegel auf den H-Pegel, wenn das zweite Aus gangssignal SB von dem H-Pegel auf den L-Pegel fällt.

Bei herkömmlichen Zählern sendet der D-Flip-Flop, selbst wenn alle Einstellwertdaten A1-A7 gleich "0" sind, das H-Pegel-Ausgangssignal zu der Inverterstufe, und zwar in Ab hängigkeit von diesem dritten L-Pegel-Ausgangssignal SC. Als Ergebnis wird das fehlerhafte L-Pegel-Modulsignal aus gegeben.

Um eine solche Fehlfunktion zu verhindern, sendet die Steu erschaltung 42 bei der vorliegenden Erfindung das fünfte L-Pegel-Ausgangssignal SG2 zu dem Setzanschluß des D-Flip-Flops 40. Der D-Flip-Flop 40 hält den Setzzustand in Abhän gigkeit von dem fünften L-Pegel-Ausgangssignal SG2 und schickt das L-Pegel-Ausgangssignal zu der Inverterstufe 41. Die Inverterstufe 41 gibt das H-Pegel-Modulsignal MDC aus. Demzufolge führt der Prescaler 11 eine Frequenzteilung hin sichtlich des Oszillationsausgangssignals f_VCO durch, wel ches von dem VCO 70 zugeführt wurde, und zwar ohne das Fre quenzteilungsverhältnis P zu ändern. Es ist mit anderen Worten möglich, eine Fehlfunktion des Swallow-Zählers 13 zu verhindern, wenn auf einer hohen Frequenz gearbeitet wird, und eine Fehlfunktion des Prescalers 11, verursacht durch das fehlerhafte Modulsignal zu verhindern. Es ist daher möglich, eine Fehlfunktion des Vergleichsfrequenzteilers 30, der den Swallow-Zähler 13 enthält, zu verhindern, wenn bei einer hohen Frequenz gearbeitet wird, und auch eventu ell eine Fehlfunktion der PLL-Frequenz-Synthesizerschaltung zu verhindern, welche den Vergleichsfrequenzteiler 30 ent hält.

Wenn das Frequenzteilungsverhältnis geändert werden soll oder nicht alle Einstellwertdaten A1-A7 gleich sind "0", schickt die Steuerschaltung 42 das fünfte H-Pegel-Ausgangs signal SG2 zu dem D-Flip-Flop 40. In Abhängigkeit von dem fünften H-Pegel-Ausgangssignal SG2 schickt der D-Flip-Flop 40 das H-Pegel-Ausgangssignal, welches das pegelinvertierte dritte Ausgangssignal mit dem L-Pegel ist, zu der Inverter stufe 41. Die Inverterstufe 41 schickt das L-Pegel-Modul signal zu dem Prescaler 11. Der Prescaler 11 ändert das Frequenzteilungsverhältnis auf das Frequenzteilungsverhält nis (P+X) entsprechend den Einstellwertdaten A1-A7 und teilt das Oszillationsausgangssignal f_VCO in Einklang mit dem geänderten Frequenzteilungsverhältnis (P+X) in der Fre quenz. Wenn die Einstellwertdaten A1-A7 zu dem Zweck zuge führt werden, um das Frequenzteilungsverhältnis zu ändern, wie aus den vorangehenden Ausführungen hervorgeht, erlaubt die Steuerschaltung 42, daß der Modulsignalgenerator 36 das Modulsignal MDC zu dem Prescaler 11 schickt.

Es soll nun die Betriebsweise der Steuerschaltung 42 im folgenden erläutert werden. Es sei beispielsweise angenom men, daß die Einstellwertdaten A1-A7, die alle "0" sind, oder die L-Pegel-Einstellwertdaten A1-A7 von der MPU 90 dem Schieberegister 33 zugeführt werden. Dann empfängt das NOR-Gatter 43 die Einstellwertdaten A1-A7 von dem Schieberegi ster 33 und schickt das H-Pegel-Bestimmungssignal SG zu dem Dateneingangsanschluß des ersten DFF 44 in Abhängigkeit von den Einstellwertdaten A1-A7, welche die L-Pegel haben. Un ter dieser Bedingung gibt die MPU 90 das Strobe-Signal STB aus. In Abhängigkeit von dem Strobe-Signal STB schickt der ersten DFF 44 das vierte H-Pegel-Ausgangssignal SG1, wel ches dem H-Pegel-Bestimmungssignal SG entspricht, zu dem Dateneingangsanschluß des zweiten DFF 45. Zu diesem Zeit punkt wird das H-Pegel-Ausgangssignal, welches das L-Pegel-Lastsignal LOAD, invertiert durch die Inverterstufe 46, ist, zu dem Takteingangsanschluß des zweiten DFF 45 ge schickt. In Abhängigkeit von dem H-Pegel-Ausgangssignal schickt der zweite DFF 45 das fünfte L-Pegel-Ausgangssignal SG2, welches dem vierten H-Pegel-Ausgangssignal SG1 ent spricht, zu dem Setzanschluß des D-Flip-Flops 40. Das heißt, es wird das fünfte L-Pegel-Ausgangssignal SG2 in Ab hängigkeit von dem L-Pegel-Lastsignal LOAD ausgegeben. Als Ergebnis wird das D-Flip-Flop 40 auf dem Setzzustand gehal ten, um das L-Pegel-Ausgangssignal selbst dann auszugeben, wenn das dritte Ausgangssignal SC, welches nachfolgend dem L-Pegel-Lastsignal LOAD zugeführt wird, den L-Pegel hat. Demzufolge teilt der Prescaler 11 das Oszillationsausgangs signal f_VCO ohne Änderung des Frequenzteilungsverhältnisses P in der Frequenz.

Wie oben erläutert wurde, verriegelt der erste DFF 44 das H-Pegel-Bestimmungssignal SG von dem NOR-Gatter 43 in Ab hängigkeit von dem Strobe-Signal STB. Diese Verriegelungs operation entspricht dem Verriegeln der Einstellwertdaten A1-A4 durch den Hochzählabschnitt 34. Dies erlaubt es dem ersten DFF 44, das Bestimmungssignal zu dem zweiten DFF 45 zu schicken, nachdem alle Einstellwertdaten A1-A7 zu dem Hochzählabschnitt 34 von dem Schieberegister 33 aus über tragen wurden. Mit anderen Worten schickt der erste DFF 44 das Bestimmungssignal nicht zu dem zweiten DFF 45 während der Übertragung der Einstellwertdaten A1-A7. Dies fördert die Präzision der Bestimmung der Einstellwertdaten A1-A7 durch die Steuerschaltung 42.

Obwohl lediglich eine Ausführungsform der vorliegenden Er findung beschrieben wurde, ist es für den Fachmann auf dem vorliegenden Gebiet offensichtlich, daß die vorliegende Er findung in vielen anderen spezifischen Formen verkörpert werden kann, ohne dabei den Rahmen der Erfindung zu verlas sen. Es sei speziell darauf hingewiesen, daß die Erfindung in den folgenden zusätzlichen Formen realisiert werden kann.

1) Der Swallow-Zähler 13 kann modifiziert werden, wie in Fig. 9 gezeigt ist. Ein NAND-Gatter 48 kann anstelle der Inverterstufe 41 vorgesehen sein, die bei der äußeren Stufe des D-Flip-Flops 40 vorgesehen ist. Als solches kann das NAND-Gatter 48 einen ersten Eingangsanschluß besitzen, der mit dem komplementären Ausgangsanschluß des D-Flip-Flops 40 verbunden ist, einen zweiten Eingangsanschluß, der mit dem komplementären Ausgangsanschluß des zweiten DFF 45 verbun den ist, und einen Ausgangsanschluß besitzen, der mit dem Prescaler 11 verbunden ist, um das Modulsignal MDC zuzufüh ren.

Wie in Fig. 10 gezeigt ist, gibt das NAND-Gatter 48 in Ab hängigkeit von dem fünften L-Pegel-Ausgangssignal SG2 von dem zweiten DFF 45 das H-Pegel-Modulsignal MDC ungeachtet dem Pegel des Ausgangssignals SD von dem D-Flip-Flop 40 aus. Es ist daher möglich, die gleiche Betriebsweise und Vorteile bei den anderen oben beschriebenen Ausführungs formen zu erreichen. Darüber hinaus verhindert das Vorsehen des NAND-Gatters 48 an der nachfolgenden Stufe des D-Flip-Flops 40, daß ein fehlerhaftes Modulsignal ausgegeben wird, ohne dabei durch die betriebsmäßig bedingte Verzögerung des D-Flip-Flops 40 beeinflußt zu werden.

2) Der Swallow-Zähler 13 in dem Vergleichsfrequenzteiler 30 kann allein auf einem einzelnen Halbleiterchip ausgebil det sein. Der Swallow-Zähler 13 und der Programmzähler 12 oder der Swallow-Zähler 13 und der Prescaler 11 können auf einem einzelnen Halbleiterchip ausgebildet sein. Ein sol ches Halbleiterchip kann innerhalb verschiedener Vorrich tungen verwendet werden, wie beispielsweise einem Zähler für allgemeine Zwecke oder ähnlichem.

Daher sind die vorliegenden Beispiele und Ausführungsform lediglich zur Veranschaulichung gedacht und schränken die Erfindung nicht ein und die Erfindung ist auch nicht auf die hier aufgeführten Einzelheiten beschränkt, sondern kann im Rahmen von äquivalenten Ausführungen entsprechend den anhängenden Ansprüchen modifiziert werden.

Claims

1. Swallow-Zähler (Absorptionszähler) (13) zum Zuführen eines Modulsignals zu einem Prescaler, der selektiv ein Frequenzteilungsverhältnis eines Frequenzsignals in Abhän gigkeit von dem Modulsignal ändern kann, wobei der Swallow-Zähler folgendes enthält:
ein Schieberegister (33) zum Halten von Einstellwert daten für eine Zähloperation und zum Ausgeben der Einstell wertdaten;
einen Zähler (34), der mit dem Schieberegister verbun den ist, um das Frequenzsignal basierend auf den Einstell wertdaten zu zählen und um ein Hochzählsignal auszugeben, wenn eine Hochzählaktion durchgeführt wird, wobei der Zäh ler die Einstellwertdaten in Abhängigkeit von einem Ladesi gnal voreinstellt;
einen Hochzähldetektor (35), der mit dem Zähler ver bunden ist, um zu detektieren, ob der Zähler das Zählen des Frequenzsignals in Einklang mit dem Hochzählsignal vervoll ständigt hat und um ein Detektionssignal auszugeben, wenn der Zählvorgang vervollständigt ist; und
ein Modulsignalgenerator (36), der mit dem Hochzählde tektor verbunden ist, um das Modulsignal in Abhängigkeit von dem Detektionssignal und dem Ladesignal zu erzeugen und um das Modulsignal dem Prescaler zuzuführen;
wobei der Swallow-Zähler dadurch gekennzeichnet ist, daß eine Steuerschaltung (42) an das Schieberegister (33) und den Modulsignalgenerator (36) angeschaltet ist, um den Modulsignalgenerator zu steuern, wobei die Steuerschaltung derart arbeitet, um zu bestimmen, ob die von dem Schiebere gister ausgegebenen Einstellwertdaten die Daten sind, die vorbereitet wurden, um das Frequenzteilungsverhältnis zu fixieren, und wobei die Steuerschaltung den Modulsignalge nerator in solcher Weise steuert, daß die Zufuhr des Modul signals, welches seinen Ursprung in den Einstellwertdaten hat, zu dem Prescaler eingeschränkt wird, wenn die Ein stellwertdaten die Daten zum Fixieren des Frequenzteilungs verhältnisses sind.

2. Swallow-Zähler nach Anspruch 1, bei dem die Einstell wertdaten aus einer Vielzahl von Bitdaten bestehen, das Schieberegister aufeinanderfolgend die Vielzahl der Bit-Daten ausgibt und der Zähler das Frequenzsignal basierend auf jedem Bit-Datum zählt und ein Hochzählsignal jedesmal dann ausgibt, wenn eine Hochzählaktion durchgeführt wird und wobei der Hochzähldetektor das Detektionssignal aus gibt, wenn der Zähler das Zählen des Frequenzsignals basie rend auf allen der Vielzahl der Bitdaten beendet.

3. Swallow-Zähler nach Anspruch 1 oder 2, bei dem die Vielzahl der Bitdaten alle auf eine logische "0" zu einer Zeit eingestellt sind, wenn das Frequenzteilungsverhältnis fixiert ist.

4. Swallow-Zähler nach einem der Ansprüche 1 bis 3, bei dem die Einstellwertdaten aus einer Vielzahl von Bitdaten bestehen, die alle auf eine logische "0" zu der Zeit einge stellt sind, wenn das Frequenzteilungsverhältnis fixiert ist;
wobei der Zähler (34) ein Aufwärtszähler ist mit einer Vielzahl von Flip-Flops (34a-34g), um die jeweiligen ein zelnen Bitdaten zu verriegeln, die von dem Schieberegister in Abhängigkeit von einem Strobe-Signal ausgegeben werden, wobei der Zähler Hochzählsignale ausgibt, wenn eine Hoch zählaktion durchgeführt wird und die einzelnen Bitdaten in Abhängigkeit von dem Ladesignal voreingestellt werden;
wobei der Hochzähldetektor (35) wenigstens ein NAND-Gatter (35a) enthält, um die Hochzählsignale zu empfangen und um das Detektionssignal auszugeben, und
wobei die Steuerschaltung (42) folgendes enthält:
ein NOR-Gatter (43), um zu bestimmen, ob die von dem Schieberegister ausgegebenen Bitdaten alle aus einer logischen "0" bestehen und um ein Bestimmungssignal auszu geben, wenn alle Bitdaten eine "0" sind;
eine erste Halteschaltung (44), die mit dem NOR-Gatter verbunden ist, um das Bestimmungssignal zu halten und um das gehaltene Bestimmungssignal in Abhängigkeit von dem Strobe-Signal auszugeben; und
eine zweite Halteschaltung (45), die mit der er sten Halteschaltung verbunden ist, um das Bestimmungssignal zu empfangen und um dem Modulsignalgenerator ein Einschrän kungssignal zuzuleiten, um die Zufuhr des Modulsignals, welches seinen Ursprung in den Bitdaten hat, die alle eine logische "0" aufweisen, zu dem Prescaler in Abhängigkeit von dem Ladesignal einzuschränken.

5. Swallow-Zähler nach einem der Ansprüche 1 bis 4, bei dem der Modulsignalgenerator (36) einen Flip-Flop (40) ent hält, um das Modulsignal zu halten und um die Zufuhr des Modulsignals in Abhängigkeit von dem Einschränkungssignal einzuschränken bzw. zu drosseln.

6. Swallow-Zähler nach einem der Ansprüche 1 bis 4, bei dem der Modulsignalgenerator (36) ein NAND-Gatter (48) zum Empfangen des Modulsignals und zum Einschränken der Zufuhr des Modulsignals in Abhängigkeit von dem Einschränkungs signal enthält.

7. Vergleichsfrequenzteiler (30) zum Zuführen eines Ver gleichssignals zu einem Phasenkomparator, mit:
einem Prescaler (11), um eines von einer Vielzahl von verschiedenen Frequenzteilungsverhältnissen in Abhängigkeit von einem Modulsignal auszuwählen und um ein Frequenzsignal in seiner Frequenz durch das ausgewählte Frequenzteilungs verhältnis zu teilen, um ein frequenzgeteiltes Signal zu erzeugen; und
einem Programmzähler (12), der mit dem Prescaler ver bunden ist, um das frequenzgeteilte Signal durch ein Fre quenzteilungsverhältnis in der Frequenz zu teilen, um das Vergleichssignal zu erzeugen, welches dem Phasenkomparator zuzuführen ist, und um ein Ladesignal jedesmal dann auszu geben, wenn die Frequenzteilung des frequenzgeteilten Si gnals vervollständigt ist;
wobei der Vergleichsfrequenzteiler (30) dadurch ge kennzeichnet ist, daß ein Swallow-Zähler (Absorptionszäh ler) (13) an den Prescaler (11) und den Programmzähler (12) angeschaltet ist, um das frequenzgeteilte Signal basierend auf Einstellwertdaten zu zählen und um das Modulsignal in Abhängigkeit von dem Ladesignal zu erzeugen, nachdem der Zählvorgang vervollständigt ist, und um das Modulsignal dem Prescaler zuzuführen, wobei der Swallow-Zähler dafür ausge bildet ist, um zu bestimmen, ob die Einstellwertdaten aus Daten bestehen, die vorbereitet wurden, um das Frequenztei lungsverhältnis zu fixieren und um die Zufuhr des Modulsi gnals, welches seinen Ursprung in den Einstellwertdaten hat, zu dem Prescaler zu drosseln, wenn die Einstellwertda ten aus Daten bestehen, um das Frequenzteilungsverhältnis zu fixieren.

8. Vergleichsfrequenzteiler nach Anspruch 7, bei dem der Swallow-Zähler (13) folgendes enthält:
ein Schieberegister (33) zum Halten der Einstellwert daten für einen Zählbetrieb und zum Ausgeben der Einstell wertdaten;
einen Zähler (34), der an das Schieberegister ange schaltet ist, um das frequenzgeteilte Signal basierend auf den Einstellwertdaten zu zählen und um ein Hochzählsignal auszugeben, wenn eine Hochzählaktion stattfindet, wobei der Zähler die Einstellwertdaten in Abhängigkeit von einem La designal, welches von dem Programmzähler ausgegeben wurde, voreinstellt;
einen Hochzähldetektor (35), der an den Zähler ange schaltet ist, um zu detektieren, ob der Zähler seinen Zähl vorgang hinsichtlich des frequenzgeteilten Signals in Ein klang mit dem zweiten Hochzählsignal vervollständigt hat und um ein Detektionssignal auszugeben, wenn der Zählvor gang vervollständigt ist;
einen Modulsignalgenerator (36), der an den Hochzähl detektor angeschaltet ist, um ein Modulsignal in Abhängig keit von dem Detektionssignal und dem Ladesignal zu erzeu gen und um das Modulsignal zum Prescaler zuzuführen; und
eine Steuerschaltung (42), die an das Schieberegister und den Modulsignalgenerator angeschaltet ist, um den Mo dulsignalgenerator zu steuern, wobei die Steuerschaltung derart arbeitet bzw. ausgebildet ist, um zu bestimmen, ob die von dem Schieberegister ausgegebenen Einstellwertdaten aus Daten bestehen, die vorbereitet wurden, um das Fre quenzteilungsverhältnis festzulegen,
wobei die Steuerschaltung den Modulsignalgenerator in solcher Weise steuert, daß die Zufuhr des Modulsignals, welches seinen Ursprung in den Einstellwertdaten hat, zu dem Prescaler gedrosselt wird, wenn die Einstellwertdaten aus den Daten zum Festlegen des Frequenzteilungsverhältnis ses bestehen.

9. Vergleichsfrequenzteiler nach Anspruch 7 oder 8, bei dem die Einstellwertdaten aus einer Vielzahl von Bitdaten bestehen, das Schieberegister aufeinanderfolgend die Viel zahl der Bitdaten ausgibt und der Zähler das frequenzge teilte Signal basierend auf jedem Bitdatum zählt und ein Hochzählsignal immer dann ausgibt, wenn eine Hochzählaktion ausgeführt wird, und wobei der Hochzähldetektor das Detek tionssignal ausgibt, wenn der Zähler den Zählvorgang des frequenzgeteilten Signals basierend auf allen der Vielzahl der Bitdaten beendet.

10. Vergleichsfrequenzteiler nach einem der Ansprüche 7 bis 9, bei dem die Vielzahl der Bitdaten alle auf eine lo gische "0" zu einer Zeit gesetzt sind, wenn das Frequenz teilungsverhältnis festgelegt ist.

11. Vergleichsfrequenzteiler nach einem der Ansprüche 7 bis 9, bei dem die Einstellwertdaten aus einer Vielzahl von Bitdaten bestehen, die alle auf eine logische "0" zu einer Zeit gesetzt sind, wenn das Frequenzteilungsverhältnis festgelegt ist;
wobei der Zähler (34) ein Aufwärtszähler ist und eine Vielzahl von Flip-Flops (34a-34g) enthält, um die einzelnen Bitdaten, die von dem Schieberegister ausgegeben werden, in Abhängigkeit von einem Strobe-Signal zu verriegeln, wobei der Zähler Hochzählsignale ausgibt, wenn eine Hochzählakti on stattfindet und die einzelnen Bitdaten in Abhängigkeit von dem Ladesignal voreingestellt werden;
wobei der Hochzähldetektor (35) wenigstens ein NAND-Gatter (35a) enthält, um die Hochzählsignale zu empfangen und um das Detektionssignal auszugeben; und
wobei die Steuerschaltung (42) folgendes enthält:
ein NOR-Gatter (43), um zu bestimmen, ob die von dem Schieberegister ausgegebenen Bitdaten alle eine logi sche "0" aufweisen und um ein Bestimmungssignal auszugeben, wenn alle Bitdaten gleich "0" sind;
eine erste Halteschaltung (44), die mit dem NOR-Gatter verbunden ist, um das Bestimmungssignal zu halten und um das gehaltene Bestimmungssignal in Abhängigkeit von dem Strobe-Signal auszugeben; und
eine zweite Halteschaltung (45), die mit der er sten Halteschaltung verbunden ist, um das Bestimmungssignal zu empfangen und um dem Modulsignalgenerator ein Einschrän kungssignal zuzuführen, um die Zufuhr des Modulsignals, welches seinen Ursprung in den Bitdaten hat, die alle eine logische "0" aufweisen, zu dem Prescaler in Abhängigkeit von dem Ladesignal zu drosseln.

12. Vergleichsfrequenzteiler nach einem der Ansprüche 8 bis 11, bei dem der Modulsignalgenerator (36) einen Flip-Flop (40) enthält, um das Modulsignal zu halten und um die Zufuhr des Modulsignals in Abhängigkeit von dem Einschrän kungssignal zu drosseln.

13. Vergleichsfrequenzteiler nach einem der Ansprüche 8 bis 11, bei dem der Modulsignalgenerator (36) ein NAND-Gatter (48) enthält, um das Modulsignal zu empfangen und um die Zufuhr des Modulsignals in Abhängigkeit von dem Ein schränkungssignal zu drosseln.

14. PLL-Frequenz-Synthesizerschaltung, mit:
einem spannungsgesteuerten Oszillator (70) zum Ausge ben eines Oszillations-Ausgangssignals;
einem Vergleichsfrequenzteiler (30), der an den span nungsgesteuerten Oszillator angeschaltet ist, um das Oszil lations-Ausgangssignal zu empfangen und um das Oszillati ons-Ausgangssignal in der Frequenz zu teilen, um ein Ver gleichssignal zu erzeugen; und
einem Phasenkomparator (40), der an den Vergleichsfre quenzteiler angeschaltet ist, um eine Phase des Vergleichs signals und eine Phase eines Bezugssignals zu vergleichen und um ein Phasendifferenzsignal auszugeben,
wobei der Vergleichsfrequenzteiler (30) folgendes ent hält:
einen Prescaler (11), um eines einer Vielzahl von verschiedenen Frequenzteilungsverhältnissen in Abhängigkeit von einem Modulsignal auszuwählen und um ein Frequenzsignal durch das ausgewählte Frequenzteilungsverhältnis in der Frequenz zu teilen, um ein frequenzgeteiltes Signal zu er zeugen;
einen Programmzähler (12), der an den Prescaler angeschaltet ist, um das frequenzgeteilte Signal durch ein Frequenzteilungsverhältnis in der Frequenz zu teilen, um das Vergleichssignal, welches dem Phasenkomparator zuzufüh ren ist, zu erzeugen und um ein Ladesignal jedesmal dann auszugeben, wenn die Frequenzteilung des frequenzgeteilten Signals vervollständigt ist; und
einen Swallow-Zähler (Absorptionszähler) (13), der an den Prescaler und den Programmzähler geschaltet ist, um das frequenzgeteilte Signal basierend auf Einstellwert daten zu zählen und um das Modulsignal in Abhängigkeit von dem Ladesignal zu erzeugen, nachdem der Zählvorgang beendet ist und um das Modulsignal dem Prescaler zuzuführen, wobei der Swallow-Zähler derart arbeitet, um zu bestimmen, ob die Einstellwertdaten aus Daten bestehen, die vorbereitet wur den, um das Frequenzteilungsverhältnis festzulegen und um die Zufuhr des Modulsignals, welches aus den Einstellwert daten abgeleitet wurde, zum Prescaler einzuschränken bzw. zu drosseln, wenn die Einstellwertdaten aus Daten bestehen, um das Frequenzteilungsverhältnis festzulegen.

15. PLL-Frequenz-Synthesizerschaltung nach Anspruch 14, bei der der Swallow-Zähler (13) folgendes enthält:
ein Schieberegister (33) zum Halten der Einstellwert daten für einen Zählbetrieb und zum Ausgeben der Einstell wertdaten;
einen Zähler (34), der mit dem Schieberegister verbun den ist, um das frequenzgeteilte Signal basierend auf den Einstellwertdaten zu zählen und um ein Hochzählsignal aus zugeben, wenn eine Hochzählaktion stattfindet, wobei der Zähler die Einstellwertdaten in Abhängigkeit von einem La designal, welches von dem Programmzähler ausgegeben wurde, voreinstellt;
einen Hochzähldetektor (35), der mit dem Zähler ver bunden ist, um zu detektieren, ob der Zähler den Zählvor gang hinsichtlich des frequenzgeteilten Signals in Einklang mit dem Hochzählsignal vervollständigt hat und um ein De tektionssignal auszugeben, wenn der Zählvorgang vervoll ständigt ist;
einen Modulsignalgenerator (36), der mit dem Hochzähl detektor verbunden ist, um das Modulsignal in Abhängigkeit von dem Detektionssignal und dem Ladesignal zu erzeugen und um das Modulsignal dem Prescaler zuzuführen; und
eine Steuerschaltung (42), die mit dem Schieberegister und dem Modulsignalgenerator verbunden ist, um den Modulsi gnalgenerator zu steuern, wobei die Steuerschaltung derart arbeitet, um zu bestimmen, ob die von dem Schieberegister ausgegebenen Einstellwertdaten aus Daten bestehen, die vor bereitet wurden, um das Frequenzteilungsverhältnis festzu legen,
wobei die Steuerschaltung den Modulsignalgenerator in solcher Weise steuert, daß die Zufuhr des Modulsignals, welches aus den Einstellwertdaten abgeleitet wurde, zu dem Prescaler einzuschränken oder zu drosseln, wenn die Ein stellwertdaten aus Daten zum Festlegen des Frequenztei lungsverhältnisses bestehen.

16. PLL-Frequenz-Synthesizerschaltung nach Anspruch 14 oder 15, bei der die Einstellwertdaten aus einer Vielzahl von Bitdaten bestehen, das Schieberegister aufeinanderfol gend eine Vielzahl der Bitdaten ausgibt, der Zähler das frequenzgeteilte Signal basierend auf jedem Bitdatum zählt und ein Hochzählsignal jedesmal dann ausgibt, wenn eine Hochzählaktion durchgeführt wird, und bei der der Hochzähl detektor das Detektionssignal ausgibt, wenn der Zähler den Zählvorgang des frequenzgeteilten Signals basierend auf al len der Vielzahl der Bitdaten beendet.

17. PLL-Frequenz-Synthesizerschaltung nach einem der An sprüche 14 bis 16, bei der die Vielzahl der Bitdaten alle auf eine logische "0" zu der Zeit eingestellt sind, wenn das Frequenzteilungsverhältnis festgelegt ist.

18. PLL-Frequenz-Synthesizerschaltung nach einem der An sprüche 14 bis 16, bei der die Einstellwertdaten aus einer Vielzahl von Bitdaten bestehen, die alle auf eine logische "0" zu einer Zeit eingestellt sind, in der das Frequenztei lungsverhältnis fixiert ist;
wobei der Zähler (34) aus einem Aufwärtszähler be steht, mit einer Vielzahl von Flip-Flops (34a-34g), um die von dem Schieberegister in Abhängigkeit von einem Strobe-Signal ausgegebenen individuellen Bitdaten zu verriegeln, wobei der Zähler Hochzählsignale ausgibt, wenn eine Hoch zählaktion durchgeführt wird, und einzelne Bitdaten in Ab hängigkeit von dem Ladesignal voreinstellt;
bei der der Hochzähldetektor (35) wenigstens ein NAND-Gatter enthält, um die Hochzählsignale zu empfangen und um das Detektionssignals auszugeben; und
bei der die Steuerschaltung (42) folgendes enthält:
ein NOR-Gatter (43), um zu bestimmen, ob die von dem Schieberegister ausgegebenen Bitdaten alle eine logi sche "0" aufweisen und um ein Bestimmungssignal auszugeben, wenn alle Bitdaten gleich "0" sind;
eine erste Halteschaltung (44), die mit dem NOR-Gatter verbunden ist, um das Bestimmungssignal zu halten und um das gehaltene Bestimmungssignal in Abhängigkeit von dem Strobe-Signal auszugeben; und
eine zweite Halteschaltung (45), die mit der er sten Halteschaltung verbunden ist, um das Bestimmungssignal zu empfangen und um dem Modulsignalgenerator ein Einschrän kungssignal zuzuführen, um die Zufuhr des Modulsignals, welches seinen Ursprung in den Bitdaten hat, die alle eine logische "0" aufweisen, zu dem Prescaler in Abhängigkeit von dem Ladesignal einzuschränken bzw. zu drosseln.

19. PLL-Frequenz-Synthesizerschaltung nach einem der An sprüche 15 bis 18, bei der der Modulsignalgenerator (36) ein Flip-Flop (40) enthält, um das Modulsignal zu halten und um die Zufuhr des Modulsignals in Abhängigkeit von dem Einschränkungssignal zu drosseln.

20. PLL-Frequenz-Synthesizerschaltung nach einem der Ansprüche 15 bis 18, bei der der Modulsignalgenerator (36) ein NAND-Gatter (41) enthält, um das Modulsignal zu empfan gen und um die Zufuhr des Modulsignals abhängig von dem Einschränkungssignal zu drosseln.