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Querverweise zu verwandten Anmeldungen
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Diese
Anmeldung basiert auf und beansprucht die Priorität der vorläufigen US-Anmeldung mit
der Seriennummer 60/791,131, eingereicht am 11. April 2006 mit dem
Titel „Digitally
controlled ring Oszillator" (Digital
gesteuerter Ringoszillator), deren vollständiger Inhalt hiermit durch
Bezugnahme einbezogen ist.
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Zusammenfassung der Erfindung
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Die
vorliegende Erfindung betrifft einen digital gesteuerten Ringoszillator
und insbesondere einen digital gesteuerten bzw. geregelten Ringoszillator
mit einer einstellbaren Periode und ein Verfahren zum Betrieb desselben.
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Hintergrund der Erfindung
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Ein
Phasenregelkreis bzw. „Phase
Locked Loop" (PLL)
ist ein Basisbaustein moderner digitaler und integrierter Mischsignalschaltungen
(ICs), wobei PLL-Schaltungen u. a. zur Takterzeugung, Multiplikation
und Signalrückgewinnung
verwendet werden. Da integrierte Mischsignalschaltungen typischerweise
ein lautes Umfeld darstellen, zeichnete sich ein Trend dahingehend
ab, die analogen Teile der Signalverarbeitung zu reduzieren und
wo immer möglich,
digitale Schaltungen zu verwenden, da digitale Schaltungen resistenter
gegenüber
Geräuschen bzw.
Lärm sind,
leicht zwischen den Technologien zu migrieren sind, und leicht zu
testen und zu konfigurieren sind. Typischerweise enthalten nur Analog-Digital-Wandler
bzw. -Umsetzer und PLL-Schaltungen Analogschaltungen.
Eine neue PLL-Art, die als volldigitale PLL (ADPLL) bezeichnet wird,
hat an Beliebtheit gewonnen. In allen volldigitalen PLL ist die
Analogschaltung minimiert und alle Signale in einer ADPLL-Hauptschleife
sind digital. Ein digital gesteuerter bzw. geregelter Oszillator
(DCO), der ein digitales Wort zur Steuerung der Frequenz verwendet,
dem Gegenstück
zu einem spannungsgeregelten Oszillator (VCO), umfasst jedoch typischerweise
eine Analogschaltung.
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Dementsprechend
ist es Aufgabe der vorliegenden Erfindung, einen digitalen DCO anzugeben. Darüber hinaus
offenbart die vorliegende Erfindung einen DCO, der Standard-Digitalzellen
verwendet und der für
automatische digitale Layouttools bzw. -werkzeuge geeignet ist und
zwar ohne jedwede zusätzliche,
speziell aufgebaute Schaltungen. Demzufolge sind gemäß der vorliegenden
Erfindung gestaltete bzw. aufgebaute Schaltungen leicht von einer Technologie
zur anderen zu migrieren.
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Herkömmliche
Oszillatoren enthalten analoge und digitale Arten, die weithin bekannt
sind, und die für
viele elektronische Vorrichtungen verwendet werden. Beispielsweise
verwenden mobile Kommunikationsvorrichtungen, wie Handys bzw. Mobiltelefone,
Organizer bzw. Minicomputer (PDAs) und andere elektronische Kommunikationsvorrichtungen
Oszillatoren, um Signale zur Übertragung
und/oder zum Empfang zu mischen. Unglücklicherweise bauen herkömmliche
Oszillatoren, wie beispielsweise spannungsgeregelte Oszillatoren
(VCOs), typischerweise auf Quarzkristalle zur Erzeugung eines Ausgangssignals.
Ferner erfordern diese Oszillatoren die Verwendung von Analogschaltungen,
die mehr Raum benötigen
als eine Digitalschaltung, und sind mit einer Digitalschaltung schwierig
zu integrieren (d. h., eine Schaltung zur Mischverwendung zu bilden). Deshalb
sind, mit Chipraum zum Aufpreis, Analogschaltungen nicht wünschenswert.
Ferner verbrauchen Quarzkristalle mehr Energie und sind empfindlich
gegenüber
Temperaturschwankungen, was die Genauigkeit eines Ausgangssignals
beeinträchtigen kann.
Darüber
hinaus sind Schaltungen zur Mischverwendung schwierig aufzubauen
und herzustellen, was die Kosten und die Ausgestaltungszeit erhöhen kann.
Dementsprechend ist es wünschenswert,
einen digital gesteuerten Oszillator (DCO) zur Verwendung mit verschiedenen
digitalen Schaltungen und Vorrichtungen vorzusehen.
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Zusammenfassung der Erfindung
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Die
vorliegende Erfindung betrifft einen digital gesteuerten bzw. geregelten
Ringoszillator und insbesondere einen digital gesteuerten bzw. geregelten
Ringoszillator mit einstellbarer Periode und einem Verfahren zum
Betrieb desselben.
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Gemäß der vorliegenden
Erfindung wird ein digital gesteuerter bzw. geregelter Oszillator
(DCO) mit einstellbarer Periode und niedrigem Jitter offenbart.
Ferner reduziert die Schaltung gemäß der vorliegenden Erfindung
die Baugruppenschaltung, was eine erwünschte Wirkung auf Geräusch- bzw.
Störeigenschaften
einer digitalen Schaltung haben kann. Dementsprechend besteht ein
Aspekt der vorliegenden Erfindung darin, ein Verfahren zur Herstellung
eines Ringoszillators anzugeben, der Blöcke aus einer Standardbibliothek
für digitale
Schaltungen verwendet, die mit einer oder mehreren Chipherstellungstechnologien
benutzt werden können.
Darüber
hinaus gibt die vorliegende Erfindung einen Ringoszillator an, der
digital „im
Flug" bzw. „während der Übertragung” wählbar ist.
Ein weiterer Aspekt der vorliegenden Erfindung besteht in der Bereitstellung
eines digitalen Ringoszillators, der für automatische Layouttools
bzw. -werkzeuge geeignet ist, gegenüber Störungen und digitalen Interferenzen
unempfindlich ist, eine geringe Stellfläche erfordert und einen breiten
Einstell- bzw. Empfangsbereich hat.
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Gemäß einer
Aufgabe der vorliegenden Erfindung ist ein Ringoszillator zur Erzeugung
eines Ausgangssignals offenbart, wobei der Ringoszillator eine Vielzahl
an in Serie geschalteter Hauptzeitverzögerungselemente umfasst, um
einen dortigen Signaleingang zu verzögern, wobei jedes der Vielzahl der
Hauptzeitverzögerungselemente
zwei Schaltkreispfade hat, einen ersten Pfad, der wenigstens ein Zeitverzögerungselement
bzw. Verzögerungsglied enthält, um einen
dortigen Signaleingang zu verzögern,
und einen zweiten Schaltkreispfad, der den ersten Schaltkreispfad
umgeht, einen Multiplexer (MUX) mit einem ersten, an den ersten
Schaltkreispfad gekoppelten Eingang, der das wenigstens eine Zeitverzögerungselement
enthält,
und einen zweiten, an den zweiten Schaltkreispfad gekoppelten Eingang, wobei
der Multiplexer den ersten oder zweiten Eingang aus einer Vielzahl
von Eingängen
auswählt
und ein Ausgangssignal ausgibt.
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Gemäß einer
weiteren Aufgabe der Erfindung ist es auch vorzuziehen, ein Flipflop
zu enthalten zwecks Sperren und Ausgeben eines erhaltenen Signals
bei Erhalt eines Taktsignals, wobei das Flipflop Takt- und Dateneingänge und
einen Ausgang aufweist, der mit einer Datenauswahlleitung des MUX
gekoppelt ist. Der Ringoszillator kann ferner ein N + 1-Bit-Register
zur Steuerung eines Modus bzw. einer Betriebsart von einem oder
mehreren der Hauptzeitverzögerungselemente
enthalten. Der Ringoszillator kann ferner Schaltungen zum Abstimmen bzw.
Justieren der Periode des Ringoszillators enthalten, wobei die Schaltung
zum Einstellen bzw. Justieren der Periode des Ringoszillators an
das wenigstens eine Zeitverzögerungselement
gekoppelt ist. Bevorzugt kann eine Steuerung enthalten sein, um den
Gesamtbetrieb des Ringoszillators zu steuern. Beispielsweise kann
die Steuerung eine gewünschte Periode
bestimmen und kann einen bevorzugten Modus für eine oder mehrere Ringoszillatoren
bestimmen.
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Gemäß auch noch
einer weiteren Aufgabe der vorliegenden Erfindung ist ein Verfahren
offenbart zur Steuerung eines Ringoszillators zum Erzeugen eines
Ausgangssignals, wobei der Ringoszillator eine Vielzahl an in Serie
angeordneten Hauptelementen mit jeweils einem MUX aufweist, wobei
das Verfahren die folgenden Schritte enthält: Erzeugen eines Eingangssignals, Übertragen
eines Eingangssignals n wenigstens eines der Vielzahl seriell angeordneter
Hauptelemente, Empfangen des Eingangssignals und Übertragen
des Eingangssignals auf parallelen Pfaden mit unterschiedlichen
Verzögerungen,
Auswählen,
Verwenden eines entsprechenden MUX, wobei ein gewünschter
Pfad der parallelen Pfade einem Modus des entsprechenden Elements
entspricht, und Ausgeben eines Ausgangssignals, das dem Eingangssignal
entspricht.
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Gemäß noch einer
weiteren Aufgabe der vorliegenden Erfindung kann das Verfahren auch
das Übertragen
des Ausgangssignals an einen Eingang eines anderen Hauptelements
der Vielzahl an Hauptelementen enthalten und das wahlweise Steuern des
Modus des anderen Hauptelements. Gemäß weiteren Aufgaben der vorliegenden
Erfindung kann das Verfahren ferner das Übertragen, durch den MUX, des
von dem gewünschten
Pfad empfangenen Sig nals enthalten, wobei wenigstens einer der Pfade ein
Zeitverzögerungselement
besitzt. Es ist auch beabsichtigt, dass das Verfahren folgendes
enthält: Sperren
bzw. Verriegeln, unter Verwendung eines Flipflops, des erhaltenen
Signals und Ausgeben, durch den MUX, des erhaltenen Signals zum
Auswählen
eines Überbrückungs-
bzw. Umgehungsmodus oder eines verbundenen Modus bei Erhalt eines Taktsignals.
Es ist auch beabsichtigt, dass das Verfahren das Steuern, unter
Verwendung eines N + 1-Bit-Registers,
eines Modus eines oder mehrerer Hauptelemente enthält. Das
Verfahren kann ferner das Abstimmen der Periode des Ringoszillators
enthalten und/oder das Steuern, unter Verwendung einer mit dem N
+ 1-Bit-Register verbundenen Steuerung, des Modus eines entsprechenden
Hauptelements der seriell angeordneten Hauptelemente, wobei der
Modus einem überbrückten bzw.
umgangenen oder verbundenen Zustand bzw. Status entspricht.
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Gemäß noch einer
weiteren Aufgabe der vorliegenden Erfindung wird ein Ringoszillator
zur Erzeugung eines Ausgangssignals offenbart, wobei der Ringoszillator
eine Vielzahl an Hauptelementen enthalten kann, um den dortigen
Signaleingang wahlweise zu verzögern,
wobei jedes der Vielzahl an Hauptelementen einen ersten Übertragungspfad
mit wenigstens einem Zeitverzögerungselement
aufweist, um einen dortigen Signaleingang zu verzögern, wobei
ein zweiter Übertragungspfad
im Wesentlichen keine Verzögerung
aufweist, und einen Multiplexer (MUX) mit einem ersten Eingang,
der mit dem ersten Übertragungspfad
gekoppelt ist, einem zweiten Eingang, der mit dem zweiten Übertragungspfad
gekoppelt ist, und einem Wahleingang zum Auswählen eines ersten oder eines
zweiten Übertragungspfads
und Ausgeben eines entsprechenden Signals.
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Gemäß noch einer
weiteren Aufgabe der vorliegenden Erfindung kann der erste Übertragungspfad
wenigstens eine Wandler- bzw. Inverterkette enthalten, die eine
gerade Zahl an miteinander in Serie geschalteten Invertern aufweist.
Der Ringoszillator kann ferner N + 1 Hauptelemente enthalten, die jeweils
ein Verzögerungselement
enthalten, wobei die Anzahl an Invertern in jedem Verzögerungselement
durch 2n+1 – 2 bestimmt ist, wobei n die
Zahl eines entsprechenden Hauptelements der N Hauptelemente ist.
Es ist auch beabsichtigt, dass ein oder mehrere Hauptelemente ein
Flipflop enthalten können,
der Takt- und Dateneingänge
aufweist und einen Ausgang, der an eine Datenauswahlleitung des
MUX gekoppelt ist, wobei der MUX ein Signal ausgibt und sperrt,
das auf dem Dateneingang beim Eingang eines Taktsignals empfangen
wird, wobei das Taktsignal auf dem Signaleingang in das entsprechende Hauptelement
beruht und einem Signalausgang durch den ersten Übertragungspfad.
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Kurze Beschreibung der Zeichnung(en)
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Die
obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden
Erfindung werden aus der folgenden detaillierten Beschreibung in
Verbindung mit den beigefügten
Zeichnungen ersichtlich, in denen zeigen:
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1A eine
Darstellung eines Ausgangssignals mit einem Störimpuls,
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1B eine
schematische Darstellung eines Ringoszillators gemäß der vorliegenden
Erfindung,
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2 eine
detaillierte schematische Ansicht eines einzelnen Hauptzeitverzögerungselements
aus 1, und
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3 eine
schematische Ansicht eines Abstimmungselements zum Abstimmen der
Periode des Ringoszillators mit einer Stufe, die kleiner als die Verzögerung zweier
Inverter ist.
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Detaillierte Beschreibung der Ausführungsformen der
Erfindung
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Die
folgende detaillierte Beschreibung der bevorzugten Ausführungsformen
der vorliegenden Erfindung erfolgt unter Bezugnahme auf die beigefügten Zeichnungen.
Beim Beschreiben der Erfindung werden Erklärungen zu verwandten Funktionen oder
Konstruktionen, die im Stand der Technik bekannt sind, zum klareren
Verständnis
des Konzepts der Erfindung weggelassen.
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In
jeder der folgenden Figuren werden der Klarheit wegen nur Blockdiagramme
in vielen der Figuren gezeigt.
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Eine
schematische Darstellung eines Ringoszillators gemäß der vorliegenden
Erfindung ist in 1B gezeigt. Der Ringoszillator 100 enthält ein NAND-Gatter 102,
eine Vielzahl an Hauptelementen 104 (z. B. 104-0–104-N),
ein Ausgangsgatter 106, ein kapazitives Last- bzw. Belastungsausgleichsgatter 108 und
ein N + 1-Bit-Register 110 (oder andere Schaltungsmittel).
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Ein
Ziel der Erfindung besteht darin zuzulassen, dass „im Flug" bzw. „bei der Übertragung" die Höhe an Verzögerung geändert wird
und somit die Ausgangsfrequenz des Oszillators. Erfindungsgemäß wird dies
durch das Ein- oder Ausschalten der Hauptzeitverzögerungselemente 104 erreicht.
Mangels in den erfindungsgemäßen Hauptelementen 104 verwendeten
Schaltungen, ist es jedoch, wenn ein Element 104 asynchron
aus der Oszillatorschleife ein- oder ausgeschaltet wird, zum Beispiel
möglich, dass
Störimpulse,
wie beispielsweise in 1A gezeigt, erzeugt werden.
Dies könnte
beispielsweise geschehen, wenn ein Element ausgeschaltet wird, wenn
ein Impuls durch dieses übertragen
wird. Diese Störimpulse
werden dann durch die Oszillatorschleife endlos verbreitet, bis
die Zirkulierung bzw. der Umlauf abgeschlossen ist. Gemäß der vorliegenden
Erfindung kann die Oszillatorfrequenz „im Flug" ohne Erzeugung von Störimpulsen
geändert
werden.
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Unter
Bezugnahme auf 1B enthält das NAND-Gatter 102,
wie gezeigt, Eingänge
zum Empfang eines Steuer- bzw. Vorbereitungssignals (ENABLE), das
beispielsweise durch eine Steuerung (nicht gezeigt) und eine Rückmeldung
bzw. Rückführung bzw.
Rückkopplung
(RÜCKFÜHRUNG) erzeugt wird.
Das ENABLE-Signal in der gezeigten Ausführungsform ist ein logischer
Hochzustand. Das NAND-Gatter 102 produziert eine Änderung
des Zustands- bzw.
Meldesignals (IMPULSE) gemäß den empfangenen
und den RETURN-Signalen. Obgleich das NAND-Gatter 102 in
anderen Ausführungsformen
gezeigt ist, ist beabsichtigt, dass andere Gatter oder Kombinationen
hieraus verwendet werden dürfen.
Beispielsweise dürfen
in einigen Ausführungsformen
ein AND-Gatter und ein Inverter (die beide nicht gezeigt sind) NAND-Gatter 102 ersetzen.
Alternativ ist auch beabsichtigt, dass eine Steuerung (nicht gezeigt)
verwendet werden darf. In der gezeigten Ausführungsform hat jedes Hauptelement 104 eine
gerade Zahl an Invertern, so dass die Gesamtzahl an Invertern ungerade
(einschließlich
NAND-Gatter 102) ist, und die Gesamtzahl an Inversionen
bzw. Umkehrungen innerhalb des Ringoszillators 100 ungerade ist.
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Jedes
Hauptelement 104 enthält
ein Eingangsterminal (EIN) zum Empfangen eines Eingangssignals,
ein Ausgangsterminal (AUS) zum Ausgeben eines Ausgangssignals, und
ein Datenterminal (DATEN) zum Auswählen eines Modus eines entsprechenden
Hauptelements 104. Beispielsweise kann das Datenterminal
(DATEN) zum Auswählen
eines verbundenen Modus verwendet werden, in dem ein Eingangssignal über einen
Verzögerungspfad verzögert wird,
oder über
einen überbrückten Modus, in
dem Eingangssignale über
einen Umgehungs- bzw. Überbrückungspfad 112 übertragen
werden und somit die Verzögerungsschaltung 114 umgehen. Dementsprechend
steuern der Verzögerungsmodus und
der Überbrückungs-
bzw. Umgehungsmodus die Verzögerung
eines Signals, das auf dem Eingangsterminal empfangen wird und über die
Ausgangsterminals ausgegeben wird. Obgleich nicht in 1B gezeigt,
wird eine detaillierte Beschreibung der Hauptelemente 104 weiter
unten unter Bezugnahme auf 2 erfolgen.
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Zurückkehrend
zu 1B zeigt diese, dass die Vielzahl der Hauptelemente 104 seriell
aneinander gekoppelt ist, so dass ein Ausgang eines vorhergehenden
Hauptelements (z. B. 104-0) an einen Eingang eines nachfolgenden
Hauptelements (z. B. 104-1) gekoppelt ist. Das Eingangsterminal
eines ersten Hauptelements 104-0 der Hauptelemente 104 ist
angeordnet, um das IMPULS-Signal
zu empfangen, und der Ausgang des letzten Hauptelements 104 (d.
h. 104-N) erzeugt das RÜCKFÜHREN-Signal nach
einer Verzögerung,
die durch die Anzahl an Hauptelementen 104 bestimmt wird,
was mit dem IMPULS-Signal als seinem Ausgang übereinstimmt.
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Die
verzögerte
Ausgangsänderung
des Meldesignals von Element 104-N wird zurück dem anderen
Eingang des NAND-Gatters 102 geliefert. Wenn diese Änderung
des Meldesignals am anderen Eingang des NAND-Gatters 102 nach
der Verzögerung (ein
negatives Laufsignal in dem gezeigten Ausführungsbeispiel) empfangen wird,
geht der NAND-Gatterausgang hoch, wodurch ein IMPULS-Signal erzeugt wird.
Dieser Übergang
von hoch zu niedrig wird durch die Oszillatorelemente 104-0 bis 104-N verbreitet
und der Zyklus geht weiter. Wenn der Niedrig- bis Hochzustand von
Element 104-N (nach der Verzögerung) ausgegeben wird, ist
der NAND-Gatterausgang 102 wieder niedrig (ENABLE bedeutet hoch) und
das Gatter setzt endlos fort, bis das Ansteuersignal entfernt wird.
Die Frequenz der Oszillierung bzw. Schwingung wird durch die Anzahl
an Hauptelementen 104 bestimmt.
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Das
N + 1-Bit-Register 110 empfängt das Rückführsignal als einen Takteingang.
Das N + 1-Bit-Register 110 erzeugt N + 1 Ausgangssignale, eines
für jedes
Hauptelement 104. Jeder der N + 1 Ausgänge umfasst ein entsprechendes
Signal, das zur Steuerung des Modus eines jeden der N + 1 Hauptelemente 104 (d.
h. 104-0 bis 104-N) verwendet wird. Das N + 1-Bit-Register
wird zum Auswählen der
Elemente verwendet, die sich in der Oszillatorverzögerungsschaltung
befinden. Wenn ein Element 104 ausgewählt wird, ist der DATEN-Eingang
hoch. Wenn das Element 104 umgangen wird, dann ist der DATEN-Eingang
zu diesem Element niedrig. In dem bevorzugten Ausführungsbeispiel
werden das N + 1-Bit-Register und/oder das ENABLE-Signal durch eine
Steuerung gesteuert, die der Klarheit wegen nicht gezeigt ist. Wie
gezeigt ist jeder der N + 1 Ausgänge
(d. h. Ausgänge
0-N) des N + 1-Bit-Registers 110 an einen Dateneingang
(DATEN) des entsprechenden Hauptelements 104 (0-N) gekoppelt,
so dass der Modus des entsprechenden Hauptelements 104 gesteuert
werden kann. Es ist jedoch auch beabsichtigt, dass ein Register
mit einer anderen Anzahl an Ausgängen
verwendet werden kann. Dementsprechend würden nur die Hauptelemente 104,
die mit diesen Ausgängen
verbunden sind, durch das Register gesteuert. Darüber hinaus
können
andere Mittel zur Übertragung
von Datensignalen an ausgewählte
Hauptelemente verwendet werden.
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Der
Ausgangsinverter 105 ist an den Ausgang des Nten Hauptelements 104-N gekoppelt,
so dass der Ausgangsinverter 6 das RÜCKFÜHREN-Signal eingibt, das RÜCKFÜHREN-Signal
umkehrt und anschließend
ein zugehöriges
Signal als einen Ausgang (AUS) vom Ringoszillator 100 ausgibt.
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Wie
in 1 gezeigt, kann ein NOR-Gatter 108 vorgesehen
sein, um den kapazitive Belastungsausgleich zu ermöglichen,
um die Kapazität
des Ausgangsterminals verbunden mit dem RÜCKFÜHREN-Signal auszugleichen.
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Eine
detaillierte schematische Darstellung eines einzelnen Hauptelements 104 aus 1 ist in 2 gezeigt.
In dem Ausführungsbeispiel
enthält das
Hauptelement 104 ein NAND-Gatter 202, einen Inverter 204,
ein Inverterkettenverzögerungselement 206,
einen Multiplexer (MUX) 208, ein NOR-Gatter 210 und
ein Flipflop 212.
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Das
NAND-Gatter 202 hat zwei Eingänge, einen ersten Eingang,
der ein Eingangssignal (EIN) empfängt, und einen zweiten Eingang,
der einen Ausgang des Flipflops 212 empfängt. Ein
Ausgang des NAND-Gatters 202 ist mit dem Inverter 204 verbunden.
Das NAND-Gatter dient zum Blockieren von Schwingungen durch das
Verzögerungselement 206, wenn
sich das Hauptelement 104 in dem Überbrückungsmodus befindet. Wie gezeigt,
wird der Inverter 204 dazu verwendet, damit die Zahl an
Invertern innerhalb des Hauptelements 104 in der beschriebenen
Ausführungsform
gerade bleibt. Der Inverter 204 ist mit dem Inverterkettenverzögerungselement 206 verbunden.
Ein Ausgang des Inverterkettenverzögerungselements 206 ist
mit dem MUX 208 verbunden. Die Anzahl an Verzögerungselementen
in jeder der Inverterkettenverzögerungselemente 206 ist
bevorzugt gleich 2n+1 – 2, wobei n der Zahl (d. h.
0 bis N) des zugehörigen
Hauptelements 104 (das Bit des Registers 110)
entspricht.
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Der
MUX 208 enthält
einen Datenauswahleingang (AUSWÄHLEN),
ein Ausgangs- und zwei Dateneingangsterminals, mit 0 und 1 beschriftet,
die jeweils mit dem Eingangsterminal verbunden sind (um das Eingangssignal
(EIN) zu empfangen) und mit dem Ausgang des Inverterkettenverzögerungselements 206.
Wenn der MUX im „0"-Modus ist, ist die Überbrückungsschaltung 201 ausgewählt. Wenn sich
der MUX im „1"-Modus befindet,
läuft der
Oszillator durch das Verzögerungselement 206.
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Das
NOR-Gatter empfängt
zwei Eingänge, d.
h. den Ausgang des Inverterkettenverzögerungselements 206 und
das Eingangssignal (EIN).
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Das
Flipflop 212 empfängt
den Ausgang des NOR-Gatters 210 als ein Taktsignal (CLK)
und empfängt
ein Datensignal (DATEN), das zur Auswahl des Modus des Hauptelements 104 verwendet
wird, von dem N + 1-Bit-Register 110 (1B).
Das Flipflop 212 kann takt- bzw. flankengesteuert sein
und sperrt das Eingangssignal. Wie in dem vorliegenden Beispiel
gezeigt, wird das Datensignal (DATEN) auf 0 gesetzt, um den überbrückten Modus
auszuwählen, und
auf 1 gesetzt, um den verbundenen Modus auszuwählen, d. h., wenn das Verzögerungselement 206 an
Schwingungen passieren soll. Es sind jedoch auch andere Variationen
möglich.
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Nochmals
zurückkehrend
zu 2 wird nun der Betrieb eines einzelnen Hauptelements
der vorliegenden Erfindung beschrieben. Ausgehend vom verbunden
Zustand würde
der DATEN-Eingang (DATEN) des Flipflops 212 auf 1 gesetzt
und der Ausgang des Flipflops 212 würde entsprechend auf 1 gesetzt,
wenn eine Taktsignalflanke am Eingang vom NOR-Gatter 210 empfangen
wird. Dies tritt auf, wenn einer der Eingänge zum NOR-Gatter über geht
(was der Fall wäre,
wenn das Verzögerungselement 206 ausgewählt ist).
Dementsprechend würde
das NAND-Gatter 202 angesteuert, wenn es eine logische
1 empfängt,
und der Datenauswahleingang (AUSWÄHLEN) des MUX 208 auch
eine logische 1 wäre,
was den MUX 208 dazu brächte,
Signale weiterzugeben, die von der Inverterkette 206 empfangen wurden.
Wie an anderer Stelle in dieser Anmeldung erwähnt, sind die Eingangssignalimpulse
im verbundenen Zustand durch das NAND-Gatter 202, den Inverter 204,
die Inverterkettenverzögerungselement 206 und
den MUX 208 gekoppelt und werden als Ausgangssignale (AUS)
ausgegeben. Umgekehrt werden Signale, die an dem 0-Eingang des MUX 208 (d.
h. überbrückte Signale)
empfangen werden, nicht durch den MUX 208 ausgewählt.
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Um
in den überbrückten Zustand
vom verbundenen Zustand zu schalten, würde der DATEN-Eingang (DATEN)
zum Flipflop 212 zuerst auf eine logische 0 durch das Register 110 gesetzt
werden. Dementsprechend, wenn das gepulste Eingangssignal (EIN)
auf eine logische 0 geht, würde
es gekoppelt durch das NAND-Gatter 202,
den Inverter 204, und das Inverterkettenverzögerungselement 206 in
einen ersten Eingang des NOR-Gatters 210. Auf gleiche Weise
würde das
Eingangssignal (EIN) an den anderen Eingang des NOR-Gatters 210 gekoppelt.
Dementsprechend würde
beim Empfang von zwei logischen Nullen das NOR-Gatter eine logische 1
in den Takteingang des Flipflops 212 ausgeben, was das
Flipflop 212 zum Sperren und Ausgeben der logischen 0 bewegen
würde,
die auf dem DATEN-Eingang (DATEN) zum Datenauswahleingang (AUSWÄHLEN) des
MUX 208 empfangen wurde. Anschließend würde der MUX 208 Signale
weitergeben, die auf dem Dateneingangsterminal 0 empfangen wurden,
der mit dem Eingangsterminal (EIN) über die Überbrückungsschaltung 201 verbunden
ist. Umgekehrt würde
dann der MUX 208 Signale blockieren, die von dem Dateneingangsterminal 1 empfangen
wurden, die vom Inverterkettenverzögerungselement 206 empfangen
wurden.
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Das
NOR-Gatter 210 bewirkt den Wechsel des Ausgangszustands
des Flipflops 212 nur, wenn der Eingang zum MUX 208 „0" ist, wodurch ein
Umschalten verhindert wird, wenn ein schneller bzw. hoher Zustand
vorliegt, wobei die Möglichkeit
abgeflachter Störimpulse
ausgeschlossen wird, wie oben in Bezug auf 1A besprochen.
Demzufolge, wenn die DATEN zum Flipflop 212 schnell bzw.
hoch sind, wird das Element 104 ausgewählt und das Verzögerungselement 106 mit
dem gesamten Ringoszillator verbunden, was zu seiner voreingestellten
Verzögerung
dazuzählt.
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Um
in den verbundenen Zustand vom überbrückten Zustand
zurückzuschalten
(Element 206 in der Schaltung), würde eine logische 1 in den
DATEN-Eingang (DATEN) des Flipflops 212 eingegeben werden.
Dementsprechend werden, wenn die Impulse des Eingangssignals (EIN)
auf eine logische 0 gehen, sie an das NOR-Gatter 210 gekoppelt.
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Auch
weil das NAND-Gatter 202 in dem überbrückten Zustand gesperrt ist,
befindet sich der Ausgang des NAND-Gatters 210 bei einer
logischen 1, die dann durch den Inverter 204 umgekehrt
und anschließend
als eine logische 0 durch das Verzögerungselement 206 der
Inverterkette 0 (das nicht umkehrt, da es eine gerade Zahl an Elementen
hat) ausgegeben würde.
Dementsprechend wird, wenn beide Eingänge des NOR-Gatters 210 auf
eine logische 0 gehen, der NOR-Gatter-Ausgang auf eine logische
1 wechseln, was das Flipflop zum Sperren bringt und Ausgeben der
logischen 1, die auf dem DATEN-Eingang (DATEN) empfangen wurde.
Dementsprechend würde
der Datenauswahleingang (AUSWÄHLEN) des
MUX 208 eine logische 1 empfangen, was den MUX 208 dazu
veranlassen würde,
Signale weiterzugeben, die auf dem Dateneingangsterminal 1 empfangen
wurden, der mit dem Verzögerungselement 206 der
Inverterketten verbunden ist. Umgekehrt würde der MUX 208 dann
Signale blockieren, die von dem Dateneingangsterminal empfangen
wurden, die direkt (d. h. ohne Verzögerung) vom Daten(EIN)-Terminal
empfangen wurden. Wie beim Wechseln der Betriebsart vom „verbundenen" in den „Umgehungs"-Modus, stellt, wenn von „Umgehung" zu „verbunden" gegangen wird, das
NOR-Gatter 210 sicher, dass das Umschalten des MUX 208 nur
erfolgt, wenn ein „0"-Niveau an seinem
Eingang vorliegt.
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Das
NOR-Gatter 210 bewirkt den Wechsel des Ausgangszustands
des Flipflops 212 nur, wenn der Eingang zum MUX 208 „0" ist, wodurch ein
Umschalten bei einem hohen Niveau verhindert wird, was die Möglichkeit
von abgeflachten Störimpulsen ausschließt, wie
weiter oben in Bezug auf 1A besprochen.
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Ein
Nutzen der vorliegenden Erfindung, wie in 2 gezeigt,
besteht darin, dass jedes Element eine gleiche Last bzw. Belastung
aufweist. In der vorliegenden Ausführungsform haben beispielsweise das
NAND-Gatter 202, das NOR-Gatter 210 und die Inverterkette 206 jeweils
eine gleiche Last, wie weiter unten erklärt wird. Da die minimale Verzögerung,
die durch jedes Hauptelement 104 implementiert werden kann,
die zweier Inverterstufen ist (jedes Element besitzt eine gerade
Zahl an Invertern), ist es notwendig, dazu in der Lage zu sein,
die Verzögerung
für Bruchteile
an Verzögerung
niedriger abzustimmen als die Verzögerung von zwei Invertern.
Dies kann zum Beispiel notwendig sein, um eine erachtete Betriebsfrequenz
zu implementieren, die nicht auf einer geraden Anzahl an Inverterver zögerungsperioden
basiert. 3 zeigt, wie dies bewerkstelligt
wird.
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In 3 ist
ein schematisches Diagramm eines Abstimmungselements zum Abstimmen
bzw. Justieren der Periode des Ringoszillators mit einer Stufe gezeigt,
die kleiner als die Verzögerung
zweier Inverter ist. Das Abstimmungselement 300 zeigt ein Drei-Bit-(d.
h. 8 Schritt)-Beispiel und hat eine Mindeststufenperiode von ¼ Inverterverzögerung.
Das Abstimmungselement 300 enthält die Inverter 302, 304, 306, 308, 316, 318, 320, 322, 324, 326 und 328 sowie
eine Schalt- bzw. Umschaltgruppe bzw. -reihe 312. Die Umschaltgruppe 312 hat
eine Vielzahl an Schaltern 312A-312L, die in einem Säulen- und
Reihenformat angeordnet sind. Die Schalter 312A, 312D, 312G und 312J sind
in einer ersten Säule 330 angeordnet
und haben eine Widerstandfähigkeit
bzw. einen spezifischen Widerstand von 0,5 Einheiten, der beispielsweise
durch das parallele Anordnen von zwei Schaltern 340 erreicht
werden kann, wie gezeigt. Die Schalter 312B, 312E, 312H und 312K sind in
einer zweiten Säule 334 angeordnet
und haben eine Widerstandsfähigkeit
von 1 Einheit, die beispielsweise durch die Verwendung eines einfachen Schalters 340 erreicht
wird, wie gezeigt. Die Schalter 312C, 312F, 312I und 312L sind
schließlich
in einer dritten Säule 336 angeordnet
und haben eine Widerstandfähigkeit
von 2 Einheiten, die beispielsweise durch das Anordnen von zwei
Schaltern 340 in Serie zueinander erreicht werden kann,
wie gezeigt.
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Die
Puffer 302 und 304 arbeiten als Puffer zum Puffern
bzw. Dämpfen
eines Eingangssignals (EIN) und Ausgeben des gepufferten Eingangssignals
(EIN) in einen Knoten A. Die Inverter 306 und 308 sind
seriell miteinander gekoppelt, wobei der Eingang des Inverters 306 mit
dem Knoten A gekoppelt ist, und ein Ausgang des Inverters 308 mit
dem Knoten B gekoppelt ist.
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Die
Schalter 312A, 312B und 312C sind parallel
in der obersten Reihe angeordnet und mit dem Knoten A auf einer
ersten Seite gekoppelt und mit dem Knoten C auf einer zweiten Seite
hiervon gekoppelt. Die Schalter 312D, 312E und 312F sind
in der zweiten Reihe parallel angeordnet und mit dem Knoten C auf
einer ersten Seite gekoppelt und mit dem Knoten B auf einer zweiten
Seite hiervon gekoppelt. Die Schalter 312J, 312K und 312L sind
in der untersten Reihe parallel angeordnet und mit dem Knoten A auf
einer ersten Seite gekoppelt und mit dem Knoten D auf einer zweiten
Seite hiervon gekoppelt. Die Schalter 312G, 312H und 312I sind
parallel in der dritten Reihe von oben angeordnet und mit dem Knoten
D auf einer ersten Seite gekoppelt und mit dem Knoten B auf einer
zweiten Seite hiervon gekoppelt.
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Jeder
der Schalter in der Schaltergruppe 312 wird durch ein Steuersignal
gesteuert, das beispielsweise eine oder mehrere Steuerleitungen
enthält.
Da die vorliegende Erfindung ein Drei-Bit-Beispiel ist, enthalten
die Steuerleitungen die Bits 0-2, die jeweils von dem Bit mit dem
am wenigstens hohen Stellenwert (LSB) bis hin zum höchstwertigen
Bit (MSB) umfassen und die zugehörigen
Schalter in der jeweils ersten bis dritten Säule der Gruppe steuern. Bit
2 steuert das Schalten der Schalter 312D und 312J und
die Inverse bzw. Umkehrung von Bit 3 steuert das Schalten der Schalter 312A und 312G.
Bit 1 steuert das Schalten der Schalter 312F und 312L,
und die Umkehrung von Bit 1 steuert das Schalten der Schalter 312B und 312H.
Bit 0 steuert das Schalten der Schalter 312C und 312I,
und die Umkehrung von Bit 9 steuert das Schalten der Schalter 312C und 312I.
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Die
Inverter 316 und 318 werden zum kapazitiven Belastungsausgleich
verwendet und besitzen unbenutzte Ausgänge, wie gezeigt, und sind
somit Dummy- bzw. Leer-Schalter. Der Inverter 316 hat einen
Eingang, der mit dem Knoten C gekoppelt ist, und der Inverter 318 hat
einen Eingang, der mit dem Knoten B gekoppelt. Der Inverter 320 hat
einen mit dem Knoten D gekoppelten Eingang und einen Ausgang, der
mit einem Eingang des Inverters 322 gekoppelt ist. Der
Inverter 322 liefert ein Ausgangssignal (AUS), wie gezeigt.
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Die
Inverter 320 und 322 arbeiten als Ausgangspuffer
für das
Ausgangssignal (AUS).
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Die
Abstimmungsschaltung arbeitet wie folgt: Um die minimale ¼-Inverterverzögerung zu
erreichen, werden alle Bits (Bit 2, Bit 1 und Bit 0) eingeschaltet.
Dies schaltet die Schalter 340J, 340K und 340L ein,
ordnet sie alle parallel an und führt zur geringsten Verzögerung.
Gleichzeitig werden auch die Schalter 340D. 340E und 340F zum
kapazitiven Ausgleich eingeschaltet.
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Der
Ausgang ist am Ausgangspuffer 322 vorgesehen, auf ¼ Inverterverzögerung für den Ausgang
abgestimmt.
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Die
nächste
Stufe (1/2 Inverterverzögerung) würde erreicht,
wenn Bits 2 und 1 eingeschaltet sind und Bit 1 aus ist.
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Durch
die geeignete Auswahl der Bits 0, 1 und 2 können auf gleiche Weise 8 Verzögerungsstufen
in ¼-Inverterverzögerungserhöhungen erzielt werden
(bis zu zwei Inverterverzögerungen).
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Es
ist auch zu beachten, dass das Abstimmungselement ausbalanciert
ist. Der Knoten A hat einen Inverter und 6 Schalter als sein Niveau
(Inverter 306 und Schalter 340A, 340B, 340C, 340J, 340K und 340L).
Knoten B hat einen Inverter und sechs Schalter als seine Last (Inverter 318 und
Schalter 340D, 340C, 340F, 340G, 340H und 340I).
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Das
Abstimmungselement kann in jedem Hauptelement 104 enthalten
sein, oder es kann ein einfaches Abstimmungselement irgendwo in
dem Ringoszillator in Serie gekoppelt sein.
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Obgleich
die vorliegende Erfindung in Bezug auf bestimmte Ausführungsformen
derselben beschrieben wurde, werden viele andere Variationen und
Modifikationen und andere Verwendungen für den Fachmann offensichtlich
sein. Es wird somit bevorzugt, dass die vorliegende Erfindung nicht
durch die spezifische Offenbarung hierin beschränkt wird.
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Obgleich
die vorliegende Erfindung in Bezug auf bestimmte Ausführungsformen
derselben beschrieben wurde, werden viele andere Variationen und
Modifikationen und andere Verwendungen für den Fachmann offensichtlich
sein. Es wird somit bevorzugt, dass die vorliegende Erfindung nicht
durch die spezifische Offenbarung hierin beschränkt wird, sondern nur durch
die beigefügten
Ansprüche.
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Zusammenfassung
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Ringoszillator
zur Erzeugung eines Ausgangssignals, aufweisend eine Vielzahl an
in Serie geschalteter Hauptelemente zum wahlweisen Verzögern eines
dortigen Signaleingangs, wobei jedes der Vielzahl der Hauptelemente
zwei Schaltkreispfade hat, einen ersten Pfad, der wenigstens ein
Zeitverzögerungselement
bzw. Verzögerungsglied
enthält,
um einen dortigen Signaleingang zu verzögern, und einen zweiten Schaltkreispfad,
der den ersten Schaltkreispfad umgeht; sowie einen Multiplexer (MUX)
mit einem ersten, an den ersten Schaltkreispfad gekoppelten Eingang,
der wenigstens ein Zeitverzögerungselement
enthält,
und einem zweiten, an den zweiten Schaltkreispfad gekoppelten Eingang,
wobei der MUX den ersten oder zweiten Eingang aus einer Vielzahl
von Eingängen
auswählt
und ein Ausgangssignal ausgibt.