JPH0731567B2 - クロック制御回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はクロック制御回路に関し，特に,CMOSマイクロ
プロセッサ等のCMOSLSIに好適なクロック制御回路に関
する。

（従来の技術） ディジタルシステムは通常，クロックと称される周期的
に発生するパルスに同期して動作するため，クロックを
発生するためのクロック制御回路又はクロック回路を必
要とする。

ところで，近年のディジタルシステムは，特に高速性が
要求される分野を指向する回路を除けば,CMOSLSIが主流
になっている。なぜならば,CMOSLSIは消費電力が小さい
という大きな利点を有しているからである。

（発明が解決しようとする課題） 代表的なCMOSLSIであるCMOSマイクロプロセッサを例に
とると,CMOSマイクロプロセッサにおいても上記の利点
は生かされているが，マイクロプロセッサではHALT状態
等のアイドル状態があり，このような状態での消費電力
をさらに低減させることが望まれている。

また，マイクロプロセッサ等のディジタルシステムに対
しては，初期化を行うためのシステムリセット信号を外
部から与える必要がある。ところが，システムリセット
信号の必要な長さやクロックとの同期の要否等のシステ
ムリセット信号に対する要求はシステム毎に異なってい
るのが通例である。従来のクロック制御回路は，システ
ムリセット信号を供給するための回路を別に設けなけれ
ばならないものがほとんどであり，システムリセット信
号を制御する機能を有するクロック制御回路でも，特定
のマイクロプロセッサ等のシステムに対応しているだけ
であった。

さらに，クロック制御回路の基本発振回路で発生する原
振は電源投入後しばらくの間は安定しないのであるが，
従来のクロック制御回路では，原振をシステムクロック
として用いることが多く，その結果，電源投入時に不安
定なクロックが供給されてしまうという問題があった。

本発明はこのような現状に鑑みてなされたものであり，
その目的とするところは，第１に，複数種類のディジタ
ルシステムに適切なシステムリセット信号を供給するこ
とができるクロック制御回路を提供することにある。

本発明の他の目的は，電源投入時に不安定なクロックを
出力することがなく，また，例えばマイクロプロセッサ
におけるHALT状態のようなディジタルシステムのアイド
ル状態での消費電力を低減することができるクロック制
御回路を提供することにある。

（課題を解決するための手段） 本発明のクロック制御回路は，発振を停止し得る基本発
振回路，該基本発振回路の出力の導出を阻止し得る出力
阻止回路，リセット信号が入力された場合に複数種類の
タイミングでシステムリセット信号を出力し得るリセッ
トタイミング回路，制御信号が入力された場合に該基本
発振回路に対して発振の停止を指令するか否かを，シス
テムリセット信号出力タイミングの種類を指示する設定
信号に基づいて選択する回路，該設定信号に基づいて，
該複数種類のタイミングから該リセットタイミング回路
におけるシステムリセット信号の出力のタイミングを選
択する回路，及び少なくとも電源投入時に該出力阻止回
路に対して所定の時間にわたって該出力の導出を阻止す
るよう指令する回路を備えてなり，そのことにより徐来
目的が達成される。

（実施例） 以下に本発明を実施例について説明する。

本発明の一実施例の概略ブロック図を第１図に，該実施
例の各部の回路図を第２図〜第７図に示す。本実施例の
クロック制御回路は，基本的には，パワーオンリセット
回路1,選択回路2,基本発振回路3,出力導出指令回路4,出
力阻止回路５及びリセットタイミング回路６を備えてい
る。

基本発振回路３は，所定周波数のクロックを発生するも
のであるが，信号21Aに基づいて発振を停止し得るよう
に構成されている。

基本発振回路３の出力側に接続された出力阻止回路５
は，選択回路２からの入力信号23A,及び出力導出指令回
路４からの入力信号41A,42A等を制御することにより基
本発振回路３で発生した原振31Aの外部への導出を阻止
することが可能な回路とされている。

出力導出指令回路は，パワーオンリセット回路１からの
入力信号12A及び選択回路２からの入力信号22Aに基づ
き，出力阻止回路５における動作クロック出力の阻止を
指令する信号41A及び42Aを発生する回路であり，ゲート
回路41及びカウンタ回路42を有している。

基本発振回路３および出力阻止回路５の前段に接続され
ている選択回路２はゲート回路21及び22並びにラッチ回
路23を有している。選択回路２は，設定信号1A,2A等の
状態に基づいて，制御信号3Aが入力された場合に基本発
振回路３に対して発振の停止を指令するか否かを選択
し，また，リセット信号14Aが入力された場合に出力阻
止回路５に対するクロック出力阻止の指令を出力導出指
令回路４に行わせるか否かを選択し，さらに後述のリセ
ットタイミング回路６におけるシステムリセット信号43
Aの出力のタイミングの選択を行うように構成されてい
る。

また，パワーオンリセット回路１は，電源投入時に出力
導出指令回路４等と協働して不安定な動作クロック出力
を禁止し，リセット信号14Aに基づいて本クロック制御
回路に接続されるシステムをリセットするためのシステ
ムリセット信号43Aをリセットタイミング回路６から出
力させるための回路である。

リセットタイミング回路６は，選択回路２等からの信号
に基づいて選択されたタイミングでシステムリセット信
号43Aを出力する回路である。

通常，システムリセット信号43Aは本クロック制御回路
に接続されるマイクロプロセッサ等のディジタルシステ
ムのシステムリセットに用いられる。システムリセット
信号43A「０」の状態がアクティブである。

第２図は，パワーオンリセット回路１の回路図である。
パワーオンリセット回路１には，電源投入時にパワーオ
ン信号PWONを発生するために，抵抗R1およびコンデンサ
C1からなるRC回路が設けられている。このRC回路でパワ
ーオン信号PWONが発生され，このパワーオン信号PWONは
インバータ11に与えられる。インバータ11の出力側に
は，インバータ16が接続されており，該インバータ16は
出力信号11Aを選択回路２および出力阻止回路５に与え
る。

インバータ11で反転されたパワーオン信号PWONはまた,N
ANDゲート12の一方の入力端に与えられる。NANDゲート1
2は，後述する出力導出指令回路４のカウンタ回路42か
らの信号42Aが入力されるNANDゲート13と共にラッチ回
路を構成している。該ラッチ回路の出力信号13Aはリセ
ットタイミング回路６に与えられる。

インバータ11にて反転されたパワーオン信号PWONは,NOR
ゲート17の一方入力端にも与えられる。NORゲート17の
他方の入力端には，インバータ18で反転されたリセット
信号14Aが与えられる。NORゲート17の出力信号，選択回
路２からの信号22A及び出力導出指令回路４からの信号4
2Aを入力とするNORゲート14,15及びインバータ19で構成
される回路によって得られた出力信号12Aが出力導出指
令回路４のゲート回路41に与えられるように構成されて
いる。

第３図に選択回路２を示す。選択回路２は，ゲート回路
21,22およびラッチ回路23により構成されている。ゲー
ト回路21は，設定信号1A,2A,制御信号3Aおよびパワーオ
ンリセット回路１からの信号15Aを入力とする回路であ
り，インバータ213,221,222,NANDゲート211,並びにNOR
ゲート212を有する。ゲート回路21の後段にはNANDゲー
ト231,232からなるラッチ回路23が接続されている。ラ
ッチ回路23は，基本発振回路３に対して発振停止を指令
する信号21Aを出力する。

ゲート回路22は，設定信号1A,リセット信号14A,及びパ
ワーオンリセット回路１からの信号11Aに基づいて信号2
2Aを出力するものであり,NORゲート223,インバータ224,
NANDゲート225およびインバータ226を有する。出力信号
22Aは，前述したパワーオンリセット回路1,出力導出指
令回路４及びリセットタイミング回路６に与えられ，動
作クロックの出力及びリセットのタイミングを制御する
ために用いられる。

第４図に基本発振回路３を示す。基本発振回路３は発振
子OSC,コンデンサC2,C3よりなる発振回路を主体とし，
さらにNANDゲート31,32及びインバータ33,34からなる回
路が接続されており，入力信号21Aにより発振を停止す
ることが可能とされている。原振31Aは，出力阻止回路
５及びゲート回路41に与えられる。

第５図に出力導出指令回路４を示す。ここでは，選択回
路２のゲート回路22と，パワーオンリセット回路１の後
段に,NORゲート411およびインバータ412,413を有するゲ
ート回路41が接続されている。ゲート回路41の後段に
は,N個のＤフリップフロップDF1,DF2,…DFNからなるカ
ウンタ回路42が接続されている。ＤフリップフロップDF
NのＱ出力はインバータ421,422を介して互いに逆相の信
号41A,42Aとして出力される。

入力信号の内，信号12Aは原振31Aによってカウンタ回路
42にカウントをさせるか否かの制御に用いられ，信号22
Aはカウンタ回路42のリセットに用いられる。

第６図に出力阻止回路５を示す。出力阻止回路５は基本
発振回路３から与えられる原振31Aの出力を阻止し得る
ように，インバータ52並びにNANDゲート51,53,及び54を
組み合わせて構成されている。NANDゲート51の第１の入
力端には原振31Aが，第２の入力端にはカウンタ回路42
からの信号42Aが，第３の入力端にはNANDゲート53から
の出力信号がそれぞれ与えられる。NANDゲート51の出力
信号がインバータ52によって反転されて動作クロック51
Aが出力される。NANDゲート53の第1,第２の入力端に
は，それぞれ，ゲート回路21からの信号23A,カウンタ回
路42からの出力信号41Aが入力される。また,NANDゲート
54の入力端にはパワーオンリセット回路１からの信号11
Aが入力される。

リセットタイミング回路６を第７図に示す。リセットタ
イミング回路６は,4個のＤフリップフロップD1,D2,D3及
びD4からなるシフトレジスタ並びにインバータ66,67,69
及びNANDゲート68からなるゲート回路を有している。上
記シフトレジスタは,NORゲート61及びＤフリップフロッ
プD1のクロック端子に接続されているインバータ62から
なる回路を介して入力される動作クロック51Aによって
駆動される。ＤフリップフロップD1のＤ入力端は「１」
にされている。各ＤフリップフロップはNANDゲート74及
びインバータ75からなる回路に入力される信号15A又は2
2Aを用いてリセットされる。上記ゲート回路では，上記
シフトレジスタの最終段のＤフリップフロップD4のＱ出
力，信号13A及びリセット信号14Aを入力信号として，シ
ステムリセット信号43Aが得られる。

本実施例のクロック制御回路では４個の入力信号があ
る。各入力信号の役割を簡単に述べる。

（１）設定信号1A及び2Aは，後に詳述する本クロック制
御回路の４種類の動作モードのいずれを選択するかを定
めるための信号である。

（２）制御信号3Aは基本発振回路３における発振の停止
を制御するための信号である。制御信号3Aを操作した場
合に発振が停止するか否かは動作モードによって異な
る。

（３）リセット信号14Aはシステムリセット信号43Aを出
力させるための信号である。

次に，上記実施例の詳細な動作につき説明する。

電源投入時には，第２図に示したパワーオンリセット回
路１におけパワーオン信号PWONが「０」であり，選択回
路２において信号22Aが「０」になるため第５図に示し
たカウンタ回路42のＤフリップフロップDF1,DF2,…DFN
がリセットされる。このことによってＤフリップフロッ
プDFNの出力Ｑが「０」となるので、カウンタ回路42の
出力信号42Aが「０」となる。よって，第６図の出力阻
止回路５における動作クロック51Aへの原振31Aの出力が
阻止され動作クロック51Aは「０」となる。

その後パワーオン信号PWONが「１」に立ち上がった時
に，リセット信号14Aおよび制御信号3Aを共に「１」に
設定しておくと，ラッチ回路23の出力信号21Aが「１」
となる。よって，第４図の基本発振回路３において，原
振31Aが出力される。また，信号11Aが「１」に変化する
ことにより信号22Aが「１」になり，カウンタ回路42の
リセット状態が解除される。このとき，第２図の出力信
号12Aが「０」であるので，第５図のカウンタ回路42は
基本発振回路３からの原振31Aの立ち下がり毎にカウン
トアップする。このカウンタ回路は,2^(N-1)T時間でセッ
トアップされ，フリップフロップDFNのＱ内力が「１」
になる。なお,Nはカウンタ回路42のＤフリップフロップ
の個数を,Tは原振31Aの周期を示す。

最終段のＤフリップフロップDFNのＱ出力が「１」にな
ったとき，信号41A,42Aがそれぞれ「０」，「１」とな
る。従って,DフリップフロップDFNのＱ出力が「１」に
なった後の原振31Aの最初の立ち上がり時点から，動作
クロック51Aは原振31Aと同相の信号となる。

動作クロック51Aが出力されるとリセットタイミング回
路６のシフトレジスタがシフトを開始する。シフトレジ
スタが４段のＤフリップフロップD1〜D4で構成されるこ
とから，動作クロック51Aが出力されてから４クロック
後の立ち上がりに同期して第７図のシステムリセット信
号43Aが「１」に立ち上がる。

上記した動作のタイミングチャートを第８図に示す。

なお，上記動作においては，設定信号1A,2Aは，
「０」，「１」のいずれに設定されていてもかまわな
い。

本実施例のクロック制御回路は，設定信号1A及び2Aの設
定状態により「RUNモード」，「STOPモード」，「RSTOP
モード」及び「STOPRモード」の４種類の動作モードで
動作する。以下，これら４種類のモードにおける動作を
順に説明する。

（ａ）RUNモード RUNモードでは設定信号1A及び2Aを共に「１」に設定し
ておく。リセット信号14Aおよび制御信号3Aを「１」に
設定してクロック制御回路を動作させる。RUNモードで
は制御信号3Aを「０」にしても，第３図の出力信号21A
は「１」を維持するので，原振31Aおよび動作クロック5
1Aのいずれも停止することなく，継続して出力される。
以上の動作のタイミングチャートを第９図に示す。

RUNモードにおいては，システムリセット信号43Aは，リ
セット信号14Aに同期する。このタイミングチャートを
第11図に示す。なお，リセット信号14Aは，動作クロッ
ク51Aに対して非同期であってもかまわない。

（ｂ）STOPモード STOPモードでは，設定信号1Aおよび2Aを，共に「０」に
設定しておく。リセット信号14Aおよび制御信号3Aを
「１」に設定してクロック制御回路を動作させる。この
後，クロック制御回路の動作中に制御信号3Aを「０」に
変化させると，第３図の出力信号21Aが「０」となるの
で，基本発振回路３での発振が停止し，原振31Aおよび
動作クロック51Aが共に「１」に固定される。このタイ
ミングチャートを第10図に示す。

この状態のときにリセット信号14Aを「０」にすると，
システムリセット信号43Aはこれに同期して「０」とな
る。このとき制御信号3Aが「１」にされると，原振31A
が出力される。この後，リセット信号14Aを「１」にす
るとカウント回路42がカウントを開始し，直後の原振31
Aの立ち下がりの時点からカウンタ回路セット時間「2
^(N-1)T」が経過した後，原振31Aの立ち下がりに同期し
て，動作クロック51Aが出力される。システムリセット
信号43Aは，動作クロック51Aの出力後４クロック目の立
ち上がりに同期して「１」となる。このタイミングチャ
ートを第12図に示す。

（ｃ）RSTOPモード RSTOPモードでは，設定信号1Aおよび2Aを，それぞれ，
「０」，「１」に設定しておく。リセット信号14Aおよ
び制御信号3Aを「１」に設定し，クロック信号回路を動
作させる。この後，本モードでは，クロック制御回路の
動作中に制御信号3Aを「０」に変化させても原振31Aお
よび動作クロック51Aの双方とも停止せず，継続して出
力される。この動作はRUNモードの場合と同様である。
すなわちタイミングチャートは第９図に示されるとおり
である。

この状態のとき，リセット信号14Aを「０」にすると，
システムリセット信号43Aは，これに同期して「０」と
なる。同時にカウンタ回路42がリセットされて信号42A
が「０」になるため，動作クロック51Aの出力が停止さ
れる。この後，リセット信号14Aを「１」にすると，こ
の直後の原振31Aの立ち下がりの時点から前記カウンタ
回路セット時間が経過した後，原振31Aに同期して動作
クロック51Aが出力される。動作クロック51Aの出力後４
クロック目の立ち上がり同期してシステムリセット信号
43Aが「１」になる。このタイミングチャートを第13図
に示す。

（ｄ）STOPRモード STOPRモードでは，設定信号1A,2Aを，それぞれ，
「１」，「０」に設定しておく。この状態で，リセット
信号14Aおよび制御信号3Aを「１」に設定してクロック
制御回路を動作させる。この後，クロック制御回路の動
作中に制御信号3Aを「０」にすると，原振31Aおよび動
作クロック51Aが共に「１」に固定される。この動作の
タイミングチャートはSTOPモードと同様であり，第10図
に示すとおりである。

この状態のとき，リセット信号14Aを「０」にすると，
システムリセット信号43Aはこれに同期して「０」とな
る。このとき，制御信号3Aを「１」にすると，原振31A
及び動作クロック51Aが出力される。この後，リセット
信号14Aを「１」にすると，システムリセット信号43Aが
これに同期して「１」となる。

このタイミングチャートを第14図に示す。

以上に説明したように,STOPモード及びSTOPRモードで
は，制御信号3Aを「０」にすることによって原振31A及
び動作クロック51Aを「１」に固定することができる。
従って，制御信号3Aを操作することにより，本実施例の
クロック制御回路からクロックの供給を受けるCMOSLSI
等におけるアイドル状態での消費電力を効果的に低減さ
せることが可能となる。

また，システムリセット信号43Aが「１」に戻るタイミ
ングや，該信号が「０」の間の動作クロック51Aの出力
の有無が動作モードによって異なるので，ディジタルシ
ステムの設計者は本実施例のクロック制御回路を用いる
場合に都合の良い動作モードを選択することができる。

（発明の効果） 本発明のクロック制御回路は，本クロック制御回路を用
いるディジタルシステムに対し，設定信号を制御するこ
とによって選択されたタイミングでシステムリセット信
号の供給を行うことができる。従って本発明のクロック
制御回路は複数種類のディジタルシステムに対応でき
る。また，本発明のクロック制御回路は，電源投入時に
不安定なクロックの出力を避けることができる。さら
に，必要に応じてクロックの出力を停止することができ
るため，本クロック制御回路を用いるディジタルシステ
ムのアイドル状態等における消費電力の低減が可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例の概略ブロック図，第２図は
該実施例におけるパワーオンリセット回路を示す回路
図，第３図は選択回路を示す回路図，第４図は基本発振
回路を示す回路図，第５図は出力導出指令回路を示す回
路図，第６図は出力阻止回路を示す回路図，第７図はリ
セットタイミング回路を示す回路図，第８図は電源投入
時の動作を説明するためのタイミングチャート，第９図
はRUNモード及びRSTOPモードにおける発振およびクロッ
ク出力継続状態を示すタイミングチャート，第10図はST
OPRモード及びSTOPRモードにおける発振停止およびクロ
ック出力停止を示すタイミングチャート，第11図はRUN
モードにおけるシステムリセット信号のタイミングを示
すタイミングチャート，第12図はSTOPモードにおける発
振再開及びシステムリセット信号のタイミングを示すタ
イミングチャート，第13図はRSTOPモードにおけるクロ
ック出力再開及びシステムリセット信号のタイミングを
示すタイミングチャート，第14図はSTOPRモードにおけ
る発振およびクロック出力再開並びにシステムリセット
信号のタイミングを示すタイミングチャートである。 １……パワーオンリセット回路,2……選択回路,3……基
本発振回路,4……出力導出指令回路,5……出力阻止回
路,6……リセットタイミング回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】発振を停止し得る基本発振回路， 該基本発振回路の出力の導出を阻止し得る出力阻止回
   路， リセット信号が入力された場合に複数種類のタイミング
   でシステムリセット信号を出力し得るリセットタイミン
   グ回路， 制御信号が入力された場合に該基本発振回路に対して発
   振の停止を指令するか否かを，システムリセット信号出
   力タイミングの種類を指示する設定信号に基づいて選択
   する回路， 該設定信号に基づいて，該複数種類のタイミングから該
   リセットタイミング回路におけるシステムリセット信号
   の出力のタイミングを選択する回路，及び 少なくとも電源投入時に該出力阻止回路に対して所定の
   時間にわたって該出力の導出を阻止するよう指令する回
   路 を備えたクロック制御回路。