JPS61128312A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS61128312A JPS61128312A JP59251119A JP25111984A JPS61128312A JP S61128312 A JPS61128312 A JP S61128312A JP 59251119 A JP59251119 A JP 59251119A JP 25111984 A JP25111984 A JP 25111984A JP S61128312 A JPS61128312 A JP S61128312A
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- JP
- Japan
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- circuit
- oscillation
- arithmetic processing
- control signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、最適な動作速度および消費電力の特性を得
ることができるマイクロコンピュータシステム等の演算
処理装置に関する。
ることができるマイクロコンピュータシステム等の演算
処理装置に関する。
［発明の技術的背景］
マイクロコンピュータシステム等の演算処理装置を動作
させる場合には基本クロック信号と呼ばれている１相も
しくは２相以上の制御パルスを供給する必要がある。マ
イクロコンピュータシステムにおける処理速度はこの基
本クロック信号の周波数に比例することが知られており
、高速に動作させたいような場合には周波数は高くされ
ている。
させる場合には基本クロック信号と呼ばれている１相も
しくは２相以上の制御パルスを供給する必要がある。マ
イクロコンピュータシステムにおける処理速度はこの基
本クロック信号の周波数に比例することが知られており
、高速に動作させたいような場合には周波数は高くされ
ている。
また、マイクロコンピュータシステムをＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタか
らなる０Ｍ０８回路で構成するとき、上記基本クロック
信号の周波数が高くなるのに伴って消費電力が増大する
こともよく知られている。
ＳトランジスタおよびＮチャネルＭＯＳトランジスタか
らなる０Ｍ０８回路で構成するとき、上記基本クロック
信号の周波数が高くなるのに伴って消費電力が増大する
こともよく知られている。
従って、高速動作を必要としなくなった場合に消費電力
を低減する技術としては、従来、次の二つの方式が採用
されている。その一つは一般にホールドもしくはスタン
バイ機能と呼ばれ、マイクロコンピュータシステム全体
あるいは一部の動作を停止する方式であり、もう一つは
マイクロコンピユータシステムの基本クロック信号の周
波数を必要に応じて下げる方式である。
を低減する技術としては、従来、次の二つの方式が採用
されている。その一つは一般にホールドもしくはスタン
バイ機能と呼ばれ、マイクロコンピュータシステム全体
あるいは一部の動作を停止する方式であり、もう一つは
マイクロコンピユータシステムの基本クロック信号の周
波数を必要に応じて下げる方式である。
［背景技術め問題点］
マイクロコンピュータシステムの消費電力を低減するた
めに動作を停止させる方式では次のような欠字がある。
めに動作を停止させる方式では次のような欠字がある。
すなわち、基本クロック信号は発振回路の発掘出力とし
て得られており、通常、マイクロコンピュータシステム
の動作を停止させる場合には上記発振回路の動作を停止
させている。
て得られており、通常、マイクロコンピュータシステム
の動作を停止させる場合には上記発振回路の動作を停止
させている。
この状態から次に動作の再開を行なう場合にはまず上記
発振回路の発振動作を開始させる。ところで発振回路で
は発振動作が開始された初期の段階では発振状態が不安
定であることが良く知られている。このため、マイクロ
コンピュータシステムの誤動作を防ぐため、発振が安定
するのを待ってその動作を再開させなければならない。
発振回路の発振動作を開始させる。ところで発振回路で
は発振動作が開始された初期の段階では発振状態が不安
定であることが良く知られている。このため、マイクロ
コンピュータシステムの誤動作を防ぐため、発振が安定
するのを待ってその動作を再開させなければならない。
発振回路の動作が安定するまでの期間、マイクロコンピ
ュータシステムは停止状態を継続しているので、この停
止期間は発振回路における消費電力が無駄になってしま
う。従って、このような方式では停止状態から動作状態
へ、もしくは動作状態から停止状態への遷移の頻度が多
い場合に動作停止機能による低消費電力の特徴が十分に
生かせないという欠点がある。
ュータシステムは停止状態を継続しているので、この停
止期間は発振回路における消費電力が無駄になってしま
う。従って、このような方式では停止状態から動作状態
へ、もしくは動作状態から停止状態への遷移の頻度が多
い場合に動作停止機能による低消費電力の特徴が十分に
生かせないという欠点がある。
消費電力低減のもう一つの方式である基本クロック信号
の周波数を下げる機能を有するものは、ノンオペレーシ
ョン動作に代表されるような、マイクロコンピュータシ
ステム内外部に一対して何も機能していない場合に消費
電力が無駄になってしまうという欠点がある。
の周波数を下げる機能を有するものは、ノンオペレーシ
ョン動作に代表されるような、マイクロコンピュータシ
ステム内外部に一対して何も機能していない場合に消費
電力が無駄になってしまうという欠点がある。
このように従来の方式では、いずれも低消費電力の特徴
が十分に生かされていないのが実状である。
が十分に生かされていないのが実状である。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、従来技術の欠点を除去し、優れた低消
費電力特性が実現できる演算処理装置を提供することに
ある。
ありその目的は、従来技術の欠点を除去し、優れた低消
費電力特性が実現できる演算処理装置を提供することに
ある。
［発明の概要］
上記目的を達成するためこの発明の演算処理装置にあっ
ては、それぞれ値が興なる周波数で発振し、制御信号に
応じて発振動作が制御される複数の発振回路を用意し、
上記複数の発振回路の発振出力を選択してｌ１ｌＩＩｌ
ｌ信号発生回路に供給することによって基本パルス信号
の周波数選択を行ない、かつ、選択された発振回路の発
振動作を停止させることによって演算処理装置の動作を
停止させるようにしている。このようにすれば、適切な
動作速度と消費電力の設定を行なうことができる。
ては、それぞれ値が興なる周波数で発振し、制御信号に
応じて発振動作が制御される複数の発振回路を用意し、
上記複数の発振回路の発振出力を選択してｌ１ｌＩＩｌ
ｌ信号発生回路に供給することによって基本パルス信号
の周波数選択を行ない、かつ、選択された発振回路の発
振動作を停止させることによって演算処理装置の動作を
停止させるようにしている。このようにすれば、適切な
動作速度と消費電力の設定を行なうことができる。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る演算処理装置の構成を示すブロ
ック図である。図において、１１および１２は制ｉ１１
信号ＣＯＮ １ 、ＣＯＮ２それぞれが°“１°゛レベ
ルにされているときに発振するように構成され、動作時
には例えば４ Ｍ Ｈｚ、３２Ｋ）ｔｚで発振する発振
回路である。上記両発振回路１１．１２の発振比じて上
記発振出力ｆ１、ｆ２のいずれか一方を選択出力するも
のであり、ここで選択された発振出力は基本パルス信号
φとしてタイミングジェネレータ１４に供給される。こ
のタイミングジェネレータ１４は上記基本パルス信号φ
を分周する等の手段により、後述するＡＬＵ （算術
論理演算ユニット）、ＩＲ（命令レジスタ）、ＩＤ（命
令デコーダ） 、ＭＥＭ （記憶回路）、ｌ１０（入出
力装置）等を含む演算処理回路１５が動作上必要とする
各種タイミング信号を発生する。
ック図である。図において、１１および１２は制ｉ１１
信号ＣＯＮ １ 、ＣＯＮ２それぞれが°“１°゛レベ
ルにされているときに発振するように構成され、動作時
には例えば４ Ｍ Ｈｚ、３２Ｋ）ｔｚで発振する発振
回路である。上記両発振回路１１．１２の発振比じて上
記発振出力ｆ１、ｆ２のいずれか一方を選択出力するも
のであり、ここで選択された発振出力は基本パルス信号
φとしてタイミングジェネレータ１４に供給される。こ
のタイミングジェネレータ１４は上記基本パルス信号φ
を分周する等の手段により、後述するＡＬＵ （算術
論理演算ユニット）、ＩＲ（命令レジスタ）、ＩＤ（命
令デコーダ） 、ＭＥＭ （記憶回路）、ｌ１０（入出
力装置）等を含む演算処理回路１５が動作上必要とする
各種タイミング信号を発生する。
第２図は上記実施例装置の動作の遷移状態を示す図であ
る。まず、この演算処理装置が高速で動作する必要があ
る場合、前記制御信号ＣＯＮ １が′″１″１″レベル
、制御信号ＣＯＮ２が“０゛ルベルにされる。このとき
、＾い周波数４ Ｍ Ｈｚで発振する発振回路１１のみ
が動作してその発振出力ｆ１が選択回路１３に供給され
る。このとき制御信号ＳＥＬは“ＯＩ＋レベルにされて
おり、選択回路１３はこの４ Ｍ ８２の発振出力ｆ１
を基本クロック信号φとしてタイミングジェネレータ１
４に出力する。
る。まず、この演算処理装置が高速で動作する必要があ
る場合、前記制御信号ＣＯＮ １が′″１″１″レベル
、制御信号ＣＯＮ２が“０゛ルベルにされる。このとき
、＾い周波数４ Ｍ Ｈｚで発振する発振回路１１のみ
が動作してその発振出力ｆ１が選択回路１３に供給され
る。このとき制御信号ＳＥＬは“ＯＩ＋レベルにされて
おり、選択回路１３はこの４ Ｍ ８２の発振出力ｆ１
を基本クロック信号φとしてタイミングジェネレータ１
４に出力する。
従って、タイミングジェネレータ１４はこの４ Ｍ Ｈ
ｚの発掘出力ｆ１を分周する等の手段によって各種タイ
ミング信号を発生するので、演算処理回路１５は比較的
速い速度で各種演算処理を実行する。すなわち、この場
合にはイニシャル状態から高速動作に状態が遷移する。
ｚの発掘出力ｆ１を分周する等の手段によって各種タイ
ミング信号を発生するので、演算処理回路１５は比較的
速い速度で各種演算処理を実行する。すなわち、この場
合にはイニシャル状態から高速動作に状態が遷移する。
この状態で、演算処理回路１５を高速で動作させる必要
のない場合に畔、前記制御信号Ｃ０Ｎ１を゛０′°レベ
ル、制御信号ＣＯＮ２を“１”レベルにする。このとき
、発掘回路１１は発掘停止状態に、発振回路１２は発振
状態にされる。このとき制御信号ＳＥＬは“１”レベル
にされており、選択回路１３は３２ＫＨｚの発掘出力ｆ
２を基本クロック信号φとしてタイミングジェネレータ
１４に出力する。従って、タイミングジェネレータ１４
はこの３２Ｋｌｂの発振出力ｆ２を分周する等の手段に
よって各゛種タイミング信号を発生するので、演算処理
回路１５は比較的遅い速度で各種演算処理等を実行する
。この場合、演算処理回路１５は低速動作をし、必要以
上の速度では動作しない。このため、その分だけ消費電
力を低減させることができる。
のない場合に畔、前記制御信号Ｃ０Ｎ１を゛０′°レベ
ル、制御信号ＣＯＮ２を“１”レベルにする。このとき
、発掘回路１１は発掘停止状態に、発振回路１２は発振
状態にされる。このとき制御信号ＳＥＬは“１”レベル
にされており、選択回路１３は３２ＫＨｚの発掘出力ｆ
２を基本クロック信号φとしてタイミングジェネレータ
１４に出力する。従って、タイミングジェネレータ１４
はこの３２Ｋｌｂの発振出力ｆ２を分周する等の手段に
よって各゛種タイミング信号を発生するので、演算処理
回路１５は比較的遅い速度で各種演算処理等を実行する
。この場合、演算処理回路１５は低速動作をし、必要以
上の速度では動作しない。このため、その分だけ消費電
力を低減させることができる。
他方、演算処理回路１５を高速で動作させている状態で
次に比較的長い期間動作を停止させるような場合には、
制御信号Ｃ０Ｎ１ 、ＣＯＮ２を共に“０″レベルにす
る。このとき、発掘回路１１および発振回路１２は共に
発振停止状態にすれる。このとき、演算処理回路１５は
停止状態にされて低消費電力化が達成される。この場合
には高速動作から停止状態に状態が遷移する。このとき
、従来のような周波数を低下させる場合に比較して、消
費電力は大幅に低減化される。
次に比較的長い期間動作を停止させるような場合には、
制御信号Ｃ０Ｎ１ 、ＣＯＮ２を共に“０″レベルにす
る。このとき、発掘回路１１および発振回路１２は共に
発振停止状態にすれる。このとき、演算処理回路１５は
停止状態にされて低消費電力化が達成される。この場合
には高速動作から停止状態に状態が遷移する。このとき
、従来のような周波数を低下させる場合に比較して、消
費電力は大幅に低減化される。
このように上記実施例装置では制御信号Ｃ０Ｎ１、ＣＯ
Ｎ２およびＳＥＬのレベルを設定することにより、適切
な動作速度および消費電力の特性を得ることができる。
Ｎ２およびＳＥＬのレベルを設定することにより、適切
な動作速度および消費電力の特性を得ることができる。
第３図は上記発振回路１１．１２それぞれの具体的構成
を示す回路図である。この回路は発振制御用ゲートとし
て前記制御信号Ｃ０Ｎ１もしくはＣＯＮ２が一方の入力
端子に供給され、ているナントゲート２１、発振用帰還
回路である抵抗２２、クリスタル娠動子２３、コンデン
サ２４．２５等で構成された周知のものである。この発
振回路において制御信号ＣＯＮを“１パレベルに設定す
ればナントゲート２１はインバータとして動作し、その
出力端子からクリスタル振′勅子２３が持つ固有周波数
と等しい周波数の発振出力ｆが得られる。
を示す回路図である。この回路は発振制御用ゲートとし
て前記制御信号Ｃ０Ｎ１もしくはＣＯＮ２が一方の入力
端子に供給され、ているナントゲート２１、発振用帰還
回路である抵抗２２、クリスタル娠動子２３、コンデン
サ２４．２５等で構成された周知のものである。この発
振回路において制御信号ＣＯＮを“１パレベルに設定す
ればナントゲート２１はインバータとして動作し、その
出力端子からクリスタル振′勅子２３が持つ固有周波数
と等しい周波数の発振出力ｆが得られる。
第４図は上記選択回路１３の具体的構成を示す回路図で
ある。この回路は一方の入力信号として前記発掘出力ｆ
１、ｆ２それぞれが供給されている２１［ｉｉｌの２人
力のアンドゲート３１．３２と、信号ＳＥＬを反転する
インバータ３３およびアンドゲート３１．３２の出力が
並列に供給されるオアゲート３４とから構成されている
。
ある。この回路は一方の入力信号として前記発掘出力ｆ
１、ｆ２それぞれが供給されている２１［ｉｉｌの２人
力のアンドゲート３１．３２と、信号ＳＥＬを反転する
インバータ３３およびアンドゲート３１．３２の出力が
並列に供給されるオアゲート３４とから構成されている
。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では発掘周波数が異なる発掘回路を２回路用
いる場合について説明したか、これは発掘回路を２回路
以上設けてもよく、ざらには演算処理回路１５の処理速
度特性に対応させるため、高い周波数で発掘する発掘回
路の周波数が連続的に可変できるようなものを用いるよ
うにしてもよい。この場合の発振回路としては抵抗およ
びコンデンサなどからなる周知のＣＲ型発掘回路を用い
てもよい。
種々の変形が可能であることはいうまでもない。例えば
上記実施例では発掘周波数が異なる発掘回路を２回路用
いる場合について説明したか、これは発掘回路を２回路
以上設けてもよく、ざらには演算処理回路１５の処理速
度特性に対応させるため、高い周波数で発掘する発掘回
路の周波数が連続的に可変できるようなものを用いるよ
うにしてもよい。この場合の発振回路としては抵抗およ
びコンデンサなどからなる周知のＣＲ型発掘回路を用い
てもよい。
［発明の効果〕
以上説明したようにこの発明によれば、従来技術の欠点
を除去し、優れた低消費電力特性が実現できる演算処理
装置を提供することができる。
を除去し、優れた低消費電力特性が実現できる演算処理
装置を提供することができる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は上記実施例装置の状態遷移図、第３図は上記実
施例装置の一部を具体化した回路図、第４図は上記実施
例装置の他の部分を具体化した回路図である。 １１、１２・・・発振回路、１３・・・選択回路、１４
・・・タイミングジェネレータ、１５・・・演算処理回
路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
第２図は上記実施例装置の状態遷移図、第３図は上記実
施例装置の一部を具体化した回路図、第４図は上記実施
例装置の他の部分を具体化した回路図である。 １１、１２・・・発振回路、１３・・・選択回路、１４
・・・タイミングジェネレータ、１５・・・演算処理回
路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (2)
- （１）制御信号に周期して所定の処理動作を行なう演算
処理部と、それぞれ値が異なる周波数で発振し、外部か
ら供給される制御信号に応じて発振動作が制御される複
数の発振回路と、上記複数の発振回路の発振出力を選択
する選択回路と、上記選択回路で選択された発振出力を
基本パルス信号として用いて上記制御信号を発生する制
御信号発生回路とを具備したことを特徴とする演算処理
装置。 - （２）前記複数の発振回路の少なくとも一つがその発振
周波数が可変にされている特許請求の範囲第１項に記載
の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251119A JPS61128312A (ja) | 1984-11-28 | 1984-11-28 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251119A JPS61128312A (ja) | 1984-11-28 | 1984-11-28 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128312A true JPS61128312A (ja) | 1986-06-16 |
Family
ID=17217939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251119A Pending JPS61128312A (ja) | 1984-11-28 | 1984-11-28 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04153715A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | マイクロコンピュータ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195726A (ja) * | 1983-04-21 | 1984-11-06 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPS6155721A (ja) * | 1984-08-27 | 1986-03-20 | Seiko Epson Corp | マイクロコンピユ−タ |
| JPS61109126A (ja) * | 1984-10-31 | 1986-05-27 | Mitsubishi Electric Corp | １チップマイクロコンピュ−タ |
| JPS61123916A (ja) * | 1984-11-20 | 1986-06-11 | Nec Corp | マイクロコンピユ−タ |
-
1984
- 1984-11-28 JP JP59251119A patent/JPS61128312A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195726A (ja) * | 1983-04-21 | 1984-11-06 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPS6155721A (ja) * | 1984-08-27 | 1986-03-20 | Seiko Epson Corp | マイクロコンピユ−タ |
| JPS61109126A (ja) * | 1984-10-31 | 1986-05-27 | Mitsubishi Electric Corp | １チップマイクロコンピュ−タ |
| JPS61123916A (ja) * | 1984-11-20 | 1986-06-11 | Nec Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04153715A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | マイクロコンピュータ |
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