JPS5962933A - Ｃｍｏｓデ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、０ＮＯ８（相補型金属絶縁物半導体）デー
タ処理装置に関する。

０ＭＯ８集積回路装置においては、信号の変化時しか電
流を消費しないので低消費電力である。

そし℃、より低消費電力化のために、１チツプマイクロ
プロセツサでは、データ処理を行１ｆゎＩＩい時にクロ
ックを停止させてしまうものが公知である。

しかし、クロックの停止をできるのは、スタテック型回
路で構成されている場合に限られる。すなわち、回路の
一部にダイナミック場回路を用いた場合には、クロック
の停止にょっ℃停止前のデータが消滅してしまうからで
ある。したがって、複雑な回路をダイナミック型回路で
構成し壬、素子数を削減した０ＭＯ８集積回路装置では
、適用できない。

また、クロックの停止を制御する回路が複雑になるもの
である。

この発明の目的は、簡単７ｊ回路構成により、低消費電
力化を図ることができる０Ｍ０Ｓデータ処理装置を提供
することにある。

この発明の他の目的は、以下の説明及び図面から明らか
に７ｒるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例のブロック図が示さセ
又いる。

同図において、ｌｒ♀に制限されないか、点線で囲ま第
１た各回路ブロックは、公知のＣＭ、　ＯＳ集積回路の
制令技術によって１個の半導体基板子において形成され
る。

この実施例では、ＣＭＯＳデータ処理回路５におい又必
要とさ才１ろ基本クロックφを形成するクロック発生回
路と［７又、次の各回路が用いらオ′する。

記号１で示されているのは、発振回路であり、特に制限
されｌＩいが、この実施例では、半導体集積回路に内蔵
された反転増幅器Ａと、その入出力に外部端子Ｐｌ＋Ｐ
ｌを介して外付された水晶振動子Ｘ、及びコンデンサ０
．．０２からなる水晶発振回路で構成されている。

この発］入出力φ。は、分周回路２によって分周される
、特に制限されないか、上記発条出力φ。

とその中間分周段出力φ、及び終段分周出力φ２とは、
マルチブレフサ３を構成する伝速ゲートＮＯＳ　Ｆ　Ｅ
　Ｔ　（絶縁ゲー）９電界効果トランジスタンＱ、７：
ｒいしＱｌを辿して、選択的によＨＬデータ処理回路５
へ基本クロックφとし又伝えられる。

記号４で示され（いるのはデコーダでおり、上記データ
処理回路５かもの動作モード信号（３を受けて、こねに
従った上記Ｍ　０８　Ｆ　Ｅ　Ｔ　Ｑ　＋　ない５しＱ
３を選択的に動作させるコントロール信号Ｃ６ないしＣ
７を形成する。

ＯＭ　０８テ一タ処理回路５は、特に制限さね１ｘいが
、マイクロプロセッサ又はマイクロコンビ１−タを構成
するものであり、ｒＪｉ　５＠のプログラムに従って、
データ処理動作を行なう。外部端子Ｌ）Ｔは、データバ
スへの入出力端子であり、外部端子ＡＩ）は、アドレス
１ａ号送出用の端子であり、外部端子ＣＯＮは、割込入
力等の各種コントロール信号用の端子である。

また、上記データ処理回路５は、上記基本クロックφを
受Ｉ−ｊで、必要に応じて分周して、多相のクロックを
形成する回路を含んでいる。

さらに、十記デーク処理回路５は、特に制限さり、ｊｚ
いが、多段のシフトレジスタ等複雑な回路については、
ダイナミック型回路を採用することにより、この回路の
簡累化を図るものである。上述のよ５１；ｒｔＲ能を持
つマイクロプロセッサ又はマイクロコンピュータは公知
であるので、その詳細な説明を省略する。

この実施例では、特に制限されないが、上記各クロック
φ。ブｆいしφ２の周波数は、例えば高速データ処理モ
ードのために、φ０をＩＭＨ２とし一中速デーク処理モ
ードのために、φ１を１０ＫＨｚとして、低速データ処
理モードないしダイナミック型回路のデータ保持用とし
てφ、をＩ　ＫＨｚとしている。

したがって、データ処理回路５において、高速データ処
理モード中には、デコーダ４にその命令を伝えることに
より、第２図のタイミング図に示すように、コントロー
ル信号Ｃ０によりＭ　ＯＳ　Ｉｉ’ＥＴＱ、をオンさせ
て、そのデータ処理の基本クロックφを１ＭＨｚとする
ものである。

また、プリンタ等のように比較的低速１．ｒ　ＱＪ宋装
置とのデータ授受のように、中速データ処理モードに移
行するときには、そのプログラムに命令又は外部割込信
号等に従って、コントロール信＠（’Ｊ　１を発生させ
ることによりＭＯ８Ｆ″Ｅ’ｌ’Ｑ、をオンさせて、そ
のデータ処理の基本クロックφを１０ＫＨｚに切り換え
るものである。

さらに、データ処理を行なわないときには、上記同様に
ＭＯ８ＦＥＴＱ３をオンさせて、基本クロックφを］Ｋ
Ｈｚとして、ダイナミック型回路のデータ保持動作を行
なう。

上述のような基本クロックの切り換えは、データ処理回
路５での動作モードに従っ℃、任意のｊｌ（１序に切り
換えられるものである。

この実施例では、クロック切り換え時に、データ処理回
路５が誤動作することを防止するため、クロック切り換
え命令の後、斂ザイクルの間はいかなる命令も実施しｌ
ｊい（ノーオペレーション）期１…を設けるものであっ
てもよい。

この実施例では、例えば、基本クロックφが１ＭＨｚの
ときの消費電流が１０ｍＡであるとすると、理論−ヒ中
速動作ではそのｌ／１００の１００μＡ、低速動作では
その］／１０００の１０μＡのように大幅な低消費電力
化を図ることができる。

また、この実施例では、データ処理−１路５は、常に動
作状態であるので、データ処理回路５の一部にダイナミ
ック型回路があっても、よ述のように低消費電力化を図
ることができ、ダイナミック型回路の採用により一１路
の大幅な簡素化をζ図ることができる。さらに、データ
処理回路５がすべてスタティック型回路であったとして
も、データ処理−１路５は、常にデータ処理の動作状態
にあるので、プログラムに従っ又、任意に上記処理速度
を切り換えることかできる。このことは、データ処理回
路５でのデータ処理の仕事量に応じたクロックの切り換
えかきめ細く行なえることを意味する。したがっ又、デ
ータ処理を行なうか否かという大まかな基準でクロック
を発生させたり停止させたりする従来の方式に比べ又も
、より低消費電力化を図ることができる。さらに、その
ための特別ｌｘ起動回路がこの実施例では不用であるし
、外部からの起動信号が不用になるなどの利点を壱する
。

なお、第１図の実施例に訃いて、各クロックφ。

ないしφ、の位相が合っ又い７ｒいと、切り換え時にヒ
ゲ状のパルスが発生して、誤動作の原因になることが考
えられるので、分周回路２は同期型分周回路とすること
が望ましい。このような同期型分周回路は公知であるの
で、その具体的回路の説明を省略する。

この発明は、前記実施例に駆足され１ｆい・発振回路は
、ＯＲ発振回路等何んであってもよい。また、発振回路
は外部回路で構成するものとしてもよい。また、分周回
路、マルチプレクサも別チップのＩ　Ｏで構成するもの
としてもよい。

また、マルチプレクサの具体的構成は、種々変形できる
ものであり、０Ｍ０Ｓデ一タ処理回路から直接コントロ
ール１ｇ号を受けるものであってもよし・。

さらに、０Ｍ０Ｓデ一タ処理回路は、マイクロプロセッ
サ、マイクロコンピュータの他、データを処理するディ
ジタル回路であれば、何んであってもよい。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作を説明するためのタイミング図であ
る。 １・・・発振回路−２・・・分周１１路、３・・・マル
チプレクサ、４・・・デコーダ、５・・・データ処理回
路。 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、全低回路と、この発振出力を受け、周波数の異なる
   複数のクロックパルスを形成する分周回路と、動作コン
   トロール信号に従って上記複数のクロックパルスを選択
   的に伝えるクロック選択回路と、このクロ、ツク選択回
   路を通したクロックパルスに基づいて動作し、所望のデ
   ータ処理を行なう一データ処理回路とを含むことを特徴
   とする０Ｍ０Ｓデータ処理装置。 ２、上記データ処理回路は、マイクロプロセッサにより
   構成されるものであることを特徴とする特許請求の範囲
   第１項記載の０Ｍ０Ｓデータ処理装置。 ３　上記分周回路は、同期型分周回路で構成されるもの
   であることを特徴とする特許請求の範囲第１または第２
   項記載の０Ｍ０Ｓデータ処理装置。 ４、上記データ処理回路は、その一部にダイナミック型
   回路を含むものであることを特徴とする特許請求の範囲
   第１〜第３項のいずれか記載の（３ＭＯＳデータ処理装
   置。