JPS62137914A - 大容量制御素子駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば、トライアックなどの大電流を取扱
う回路素子を、直接、駆動するトランジスタを、集積回
路周辺に内蔵する大容量制御素子駆動装置に関するもの
である。

従来の技術 近年、トライアスクなどの回路素子？１・枢動するトラ
ンジスタも、全システムのコストダウンをはかるため、
マイクロコンピュータなどの信号処理用の半導体集積回
路と一体化して集積する動きが活発化している。

以下、従来のトライアック駆動装置について説明する。

第３図は従来のトライアック駆動値（６の回路例を示す
ものであり、２１・　２２．２３はトライアック態動信
号出力のイネーブル信号、２４はトライアック駆動（パ
ネル点弧方式）用基本クロック信号、２５，２６．２７
は、そのイネーブル信号と基本クロックとの論理積？と
るＮＡＮＤ回路である。また、２８，２９．３０はトラ
イアック駆動用バッファトランジスタ、３１，３２．３
３がトライアック駆動信号出力端子である。

この回路溝成は、マイコンに、駆動端子金３本内蔵する
ことを前提として、その出力（ｉ−号をＴＲ１〜ＴＲ３
とした。

以上のように１（゛に成された従来のトライアック蛎動
装置について、以下その動作と説明する。

出力信号ＴＲ１でトライアックを駆動する場合、同出力
ＴＲ１のイネーブル信号２１をハイレベルにすれば、パ
ルプ点弧用基本クロック２４がＮＡＮＤ回路２５、さら
にトライアック駆動用バッファトランジスタ２８全通し
て、トライアック駆動信号として出力端子３１に出力さ
れる。他の出力信号ＴＲ２，ＴＲ３についても同様であ
る。

発明が解決しようとする問題点 しかしながら上記のような構成では、各出力信号ＴＲ１
，ＴＲ２，ＴＲ３を同時に出力イネーブルした場合、ト
ライアック、駆動用バッファトランジスタのドライブ電
流の３端子分の電流容量が電源ラインに必要となる。つ
まりトライアック直接、駆動端子の本数分に相当するマ
イコンの電源ラインの容量が必要で、端子数に比例して
電源ラインを太くしなければならず、本数が増えた場合
、あるい：はい大出力ドラ・イブ電流を必要とする場合
などチップ面積が非常に大きくなりコスト高をでなると
いう問題点分有していた。

本発明は上記従来の問題点全解決するもので、マイクロ
コンピュータなどで信号処理部と一体として集積化され
るトライアック５堅動トランジスタの前段の構成を変更
することによって１．小動端了−が増えても１本分の電
流容量の電源ラインの大きさで済むようなトライアック
駆動装置全提供すること金目的とする。

問題点を解決するだめの手段 本発明は、要約するに、基本クロック信号およびキャリ
ー信号を入力して（、ｎ　＋　１）数の出力を生じるシ
フトレジスタと、同シフトレジスタの第１〜第ｎの各出
力？共入力とするｎ入力論理和回路でなる前記キャリー
信号の発生回路と、前記シフトレジスタの各出力相間の
重なりを禁止するための（ｎ＋１）数の論理積回路と、
前記（ｎ＋１）数の論理積回路の出力のうちのｎ数分選
択して、それら各出力細分を、それぞれ、イネーブル信
号と論理積合成し、かつ、これにより大容量制御素子金
・駆動する能力をもつｎ数のゲート手段をそなえた大容
量ｉｔｉ制御素子１駆動装置である。

作用 本発明によると、たとえば、多数のトライアラクラ鳴動
する場合、それぞれの駆動化分間に位相差があるため、
全てのトライアックの電動状態でも、電源線からは、単
一のトライアック電流分を供給すればよく、電源線の電
流許容量を最小限に設定できる。

実施例 第１図は本発明の一実施％ｌ　Ｋおけるトライアック・
駆動装置の、３成を示す。

第１四において、１はパルス点弧用基本クロック信号の
入力端子、２はシフトレジスタ、３はキャリー信号発生
用ＮＯＲ回路、４．　５．　６．　７は各相の重なりを
禁止するＮＡＮＤ回路、８．　９゜１０はトライアック
蛎動信号出力のイネーブル信号、１１・　１２・　１３
はそのイネーブル信号と基本クロック信号との論理積を
とる）ｆＡＮ１１回路である。１４，１５，１ｅＪｊ）
ライアノク駆動用バッファトランジスタ、１７，１８．
１９がトライアツク１駆動信号出力端子である。

以上のように構成された本実施例のトライアック可動装
置について以下第２図のタイミングチャートにもとづき
その動作を説明する。

まず、信号端子１のパルス点弧用クロック信号はマイコ
ンの基本クロック金分周したクロックでトライアックを
、駆動する時間を決定するの次にシフトレジスタ２とＮ
ＯＲ回路３とでトライアックの、駆動信号１７，１８．
１９に位相差と駆動時間（トライアックに電流を流す最
短時間）とその周期を与える。次に駆動信号が各相間で
重ならないようにＮムＮＤ回路４．　５．　６ｔ　　了
を入れ、あとは各出力のイネーブル信号と論理積分とり
、出力バ〆ツファトランジスタ１４．１５＋　　１６へ
接続される。第２図は、こうしてできたトライアツク１
小動用出力信号ＴＲ１〜ＴＲ３の波形と基本クロック信
号ＧＫとの相関波形図である。

本発明は、トライアック、駆動の場合に限らず、一般的
（で、大容量制御素子の駆動系を単一半導体基板上に集
積回路化する場合に適用可能でちり、大容量制御素子と
しては、トランジスタ、三端子型ザイリスタのほとんど
全てが利用可能である。

発明の効果 本発明の大容量制御素子堅動装置は、駆動信号（・て位
相差金設けることによって、たとえば、全端子トライア
ックを駆動した状態でも時間的に同一時刻を見れば、１
端子分しか消費電流が流れない。

つまりそれだけ電源配線ラインの太さと軽減できる。さ
らに端子数が増えても、シフトレジスタの段１１ｆ増や
すだけで対応できるため、マイクロコンピュータなどの
信号処理回路部とともに集積化することができ、その電
源ラインの占有面積全大幅に削減できる効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例のトライアック駆動装置の回
路構成金示す回路図、第２図はそのタイミングチャート
、第３図は従来のトライアック鳴動装置の構成例を示す
回路図である。 １・・・・・パルス点弧用法本クロック入力端子、２・
・・・・シフトレジスタ、３・・・・・３人力ＮＯＲ，
４゜５．６．７・・・・・２人力ＮＡＮＤ、、８．９．
１０・・・トライアック駆動信号の出力・イネーブル信
号入力端子、１１．１２．１３・・・・・２人力ＮＡＮ
Ｄ。 １４．１５．１８・・・・・・トライアック駆動用バッ
ファトランジスタ、１７，１８．１９・・・・トライア
ック駆動信号出力端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名区　
　　　　　　　　　　　　　　　区ζｑ

Claims (1)

【特許請求の範囲】
1. 基本クロック信号およびキャリー信号を入力して（ｎ＋
   １）数の出力を生じるシフトレジスタと、同シフトレジ
   スタの第１〜第ｎの各出力信号を共入力とするｎ入力論
   理和回路でなる前記キャリー信号の発生回路と、前記シ
   フトレジスタの各出力相間の重なりを禁止するための（
   ｎ＋１）数の論理積回路と、前記（ｎ＋１）数の論理積
   回路の出力のうちのｎ数を選択して、それら各出力信号
   を、それぞれ、イネーブル信号と論理積合成し、かつ、
   これにより大容量制御素子を駆動する能力をもつｎ数の
   ゲート手段をそなえた大容量制御素子駆動装置。