JPH01276821A - Ｃｍｏｓ入力バッファ回路 - Google Patents
Ｃｍｏｓ入力バッファ回路Info
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- JPH01276821A JPH01276821A JP63107036A JP10703688A JPH01276821A JP H01276821 A JPH01276821 A JP H01276821A JP 63107036 A JP63107036 A JP 63107036A JP 10703688 A JP10703688 A JP 10703688A JP H01276821 A JPH01276821 A JP H01276821A
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- Japan
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- channel transistor
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- transistor
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- Pending
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- 239000000872 buffer Substances 0.000 title claims description 30
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ人力バッファ回路に関し、特にチップ
セレクト（ＣＳ）およびチップイネーブル（Ｃπ）端子
用バッファ回路に関する。
セレクト（ＣＳ）およびチップイネーブル（Ｃπ）端子
用バッファ回路に関する。
従来のＣＭＯＳ人力バッファ回路としては、第４図、第
５図に示す回路があり、ＣＭＯＳＵＶＰＲＯＭのチップ
イネーブル端子用バッファ（以下ＣＥバッファという）
およびアドレス端子用入力バッファ（以下ＡＤバッファ
という）がある。
５図に示す回路があり、ＣＭＯＳＵＶＰＲＯＭのチップ
イネーブル端子用バッファ（以下ＣＥバッファという）
およびアドレス端子用入力バッファ（以下ＡＤバッファ
という）がある。
従来のＡＤバッファは、第５図に示す如く、スタンバイ
モード時にこのバッファをノンアクティブ状態にするた
めに、入力初段回路３が一方の入力端子１０から信号を
入力し、他方の入力端子４からチップイネーブル信号と
する２ＮＯＲ回路になっている０次段以降は入力波形の
整形及び出力負荷駆動に必要な段数（３段）のインバー
タエ２〜Ｉ４が接続され、内部回路１１のｃｅ、ττ端
子に接続されたＡＤバッファを構成している。
モード時にこのバッファをノンアクティブ状態にするた
めに、入力初段回路３が一方の入力端子１０から信号を
入力し、他方の入力端子４からチップイネーブル信号と
する２ＮＯＲ回路になっている０次段以降は入力波形の
整形及び出力負荷駆動に必要な段数（３段）のインバー
タエ２〜Ｉ４が接続され、内部回路１１のｃｅ、ττ端
子に接続されたＡＤバッファを構成している。
一方、ＣＥバッファは、第４図の如き構成になっており
、入力初段２は２ＮＯＲ回路となっているが、一方の入
力端子１０が信号入力端となり、他方の入力トランジス
タＴ ｓ 、 Ｔ ９のゲートが接地レベルに固定しで
ある。これは入力レベルをＡＤバッファと等しくするよ
うルこ回路構成を同じにしたためであり、通常の場合、
入力初段のトランジスタサイズもすべて等しくする。２
段目以降はＡＤバッファと同様、入力波形の整形や出力
負荷の駆動能力を考慮し、段数、デイメンジョン等を決
めている。
、入力初段２は２ＮＯＲ回路となっているが、一方の入
力端子１０が信号入力端となり、他方の入力トランジス
タＴ ｓ 、 Ｔ ９のゲートが接地レベルに固定しで
ある。これは入力レベルをＡＤバッファと等しくするよ
うルこ回路構成を同じにしたためであり、通常の場合、
入力初段のトランジスタサイズもすべて等しくする。２
段目以降はＡＤバッファと同様、入力波形の整形や出力
負荷の駆動能力を考慮し、段数、デイメンジョン等を決
めている。
ここでＡＤバッファ及びＣＥバッファを持つ０ＭＯ３Ｕ
ＶＰＲＯＭをスタンバイモードにした場合を考えてみる
。すなわち、チップイネーブル端子（ｃｅ）に入力信号
ｒＨ（ハイレベル）」を入力する場合に、その入力信号
のレベルにはＴＴＬレベル信号とＣＭＯＳレベル信号と
がある。
ＶＰＲＯＭをスタンバイモードにした場合を考えてみる
。すなわち、チップイネーブル端子（ｃｅ）に入力信号
ｒＨ（ハイレベル）」を入力する場合に、その入力信号
のレベルにはＴＴＬレベル信号とＣＭＯＳレベル信号と
がある。
一般に、ＴＴＬレベル信号は、ｒＨ，側が２゜４■、ｒ
Ｌ Ｊ側が０．４５Ｖであり、ＣＭＯＳレベル信号は
接地レベルと電源電圧のフルスイング信号となっている
。
Ｌ Ｊ側が０．４５Ｖであり、ＣＭＯＳレベル信号は
接地レベルと電源電圧のフルスイング信号となっている
。
チップイネーブル端子ｃｅにＣＭＯＳレベルのｒ）ＩＪ
倍信号入力した場合、全ての回路がノンアクティブ状態
となり、回路的漏れ電流は全て遮断され、消費電流はほ
ぼＯμＡとなる０例えば、第５図のＡＤバッファは、で
１バツフアの出力信号ττにより入力初段回路３の２Ｎ
ＯＲが「Ｌ」に固定されてノンアクデイプ状態となる。
倍信号入力した場合、全ての回路がノンアクティブ状態
となり、回路的漏れ電流は全て遮断され、消費電流はほ
ぼＯμＡとなる０例えば、第５図のＡＤバッファは、で
１バツフアの出力信号ττにより入力初段回路３の２Ｎ
ＯＲが「Ｌ」に固定されてノンアクデイプ状態となる。
しかし、チップイネーブル端子ｃｅにＴＴＬレベルの「
Ｈ」信号（２，４Ｖ）を入力した場合、ＣＥバッファを
除くすべての回路でノンアクティブ状態になり、消費電
流が抑えられるが、従来のＣＥバッファでは、入力初段
の２ＮＯＲのトランジスタＴ ６． Ｔ ７が共オン状
態となり、電源がら接地に貫通電流が流れ、スタンバイ
モードでありながら、電流が消費される。
Ｈ」信号（２，４Ｖ）を入力した場合、ＣＥバッファを
除くすべての回路でノンアクティブ状態になり、消費電
流が抑えられるが、従来のＣＥバッファでは、入力初段
の２ＮＯＲのトランジスタＴ ６． Ｔ ７が共オン状
態となり、電源がら接地に貫通電流が流れ、スタンバイ
モードでありながら、電流が消費される。
この様に従来のＣＥバッファでは、ＴＴＬレベル信号を
入力した場合、そのバッファの入力初段のみで貫通電流
が流れつづけるという大きな問題があった。
入力した場合、そのバッファの入力初段のみで貫通電流
が流れつづけるという大きな問題があった。
上述した従来のＣＭＯＳ人力バッファはＴＴＬレベル信
号を入力した場合、入力初段のＮチャネルトランジスタ
およびＰチャネルトランジスタが共にオンとなり、電源
から接地へ貫通電流が流れ続けるという大きな欠点があ
った。
号を入力した場合、入力初段のＮチャネルトランジスタ
およびＰチャネルトランジスタが共にオンとなり、電源
から接地へ貫通電流が流れ続けるという大きな欠点があ
った。
本発明の目的は、ＴＴＬレベル信号が入力した場合でも
、貫通電流が流れないようにしたＣＭＯＳ人力バッファ
回路を提供することにある。
、貫通電流が流れないようにしたＣＭＯＳ人力バッファ
回路を提供することにある。
本発明のＣＭＯＳ人力バッファ回路の構成は、少くとも
第１のＰチャネルトランジスタと第２のＰチャネルトラ
ンジスタとＮチャネルトランジスタとが直列接続され前
記第２のＰチャネルトランジスタおよび前記Ｎチャネル
トランジスタの各ゲートに入力信号端子が接続されこの
入力信号端子と前記第１のＰチャネルトランジスタのゲ
ートとの間に信号結合用コンデンサが接続された初段回
路と、この初段回路の出力に直列接続された複数の第１
のインバータと、Ｐチャネル前記第１のトランジスタの
ゲートに前記入力信号と逆相の信号を供給するために前
記第１のインバータの所定出力から抵抗または第２のイ
ンバータを介して接続される帰還回路とを備えることを
特徴とする。
第１のＰチャネルトランジスタと第２のＰチャネルトラ
ンジスタとＮチャネルトランジスタとが直列接続され前
記第２のＰチャネルトランジスタおよび前記Ｎチャネル
トランジスタの各ゲートに入力信号端子が接続されこの
入力信号端子と前記第１のＰチャネルトランジスタのゲ
ートとの間に信号結合用コンデンサが接続された初段回
路と、この初段回路の出力に直列接続された複数の第１
のインバータと、Ｐチャネル前記第１のトランジスタの
ゲートに前記入力信号と逆相の信号を供給するために前
記第１のインバータの所定出力から抵抗または第２のイ
ンバータを介して接続される帰還回路とを備えることを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示すタイミング図であり、チップイネーブルバッ
ファを示している。本実施例において、コンデンサＣ，
は入力端子１０と接続したノードＮ、とＰチャネルトラ
ンジスタＴ３のゲート間に挿入された容量である。イン
バータ１．はＰチャネルトランジスタＴ！及びＮチャネ
ルトランジスタＴ２で構成され、入力と逆位相のノード
Ｎ４をゲートに持ち、その出力はトランジスタＴ３のゲ
ート、すなわち容量Ｃ１に接続されている。ここでＰチ
ャネルトランジスタＴ】はｇｍ小で、Ｎチャネルトラン
ジスタＴ２はｇｍ大に設計しである。
動作を示すタイミング図であり、チップイネーブルバッ
ファを示している。本実施例において、コンデンサＣ，
は入力端子１０と接続したノードＮ、とＰチャネルトラ
ンジスタＴ３のゲート間に挿入された容量である。イン
バータ１．はＰチャネルトランジスタＴ！及びＮチャネ
ルトランジスタＴ２で構成され、入力と逆位相のノード
Ｎ４をゲートに持ち、その出力はトランジスタＴ３のゲ
ート、すなわち容量Ｃ１に接続されている。ここでＰチ
ャネルトランジスタＴ】はｇｍ小で、Ｎチャネルトラン
ジスタＴ２はｇｍ大に設計しである。
ここで第２図のようにＴＴＬレベル入力信号が印加され
た場合を考える。まず、ＴＴＬレベル「ＬＪの電圧をＶ
ＩＬ、ｒＨ，の電圧をＶ！□とし、入力ノードＮ１が電
圧■１ＬからＶＢＨに変化した場合、Ｎチャネルトラン
ジスタＴ５が導通する。−方、Ｐチャネルトランジスタ
Ｔ４は、電圧Ｖｌ）Ｉでは、完全にオフせず、トランジ
スタＴ４．Ｔ、が共に導通状態となる。この時、従来の
回路では、トランジスタＴ１．からＴ４からＴ、を通し
て電流が流れる。ノードＮ２は、そのレシオにより第２
図の如＜「ＬＪ−レベルになり、ノードＮ３゜Ｎ４はそ
れを受は第２図の如く変化する。ノード５は入力端子Ｎ
、のＶＩＬ→Ｖ１１４の変化により（Ｖ＋ｏ ＶＩＬ
）だけ、スライドする０次にインバータＩ、の出力Ｎ４
によりＰチャネルトランジスタＴ、が導通し、容量Ｃ１
をチャージアップし始める。この時、トランジスタＴ１
のｇｍ小のため、Ｎノード５の電位はＡのように徐々に
上がり十分な時間経過後電源電圧まで上昇しトランジス
タＴ３が完全にＯＦＦする。これによりトランジスタＴ
３→Ｔ４→Ｔ５を通して流れていた貫通電流が完全にし
ゃ断される。
た場合を考える。まず、ＴＴＬレベル「ＬＪの電圧をＶ
ＩＬ、ｒＨ，の電圧をＶ！□とし、入力ノードＮ１が電
圧■１ＬからＶＢＨに変化した場合、Ｎチャネルトラン
ジスタＴ５が導通する。−方、Ｐチャネルトランジスタ
Ｔ４は、電圧Ｖｌ）Ｉでは、完全にオフせず、トランジ
スタＴ４．Ｔ、が共に導通状態となる。この時、従来の
回路では、トランジスタＴ１．からＴ４からＴ、を通し
て電流が流れる。ノードＮ２は、そのレシオにより第２
図の如＜「ＬＪ−レベルになり、ノードＮ３゜Ｎ４はそ
れを受は第２図の如く変化する。ノード５は入力端子Ｎ
、のＶＩＬ→Ｖ１１４の変化により（Ｖ＋ｏ ＶＩＬ
）だけ、スライドする０次にインバータＩ、の出力Ｎ４
によりＰチャネルトランジスタＴ、が導通し、容量Ｃ１
をチャージアップし始める。この時、トランジスタＴ１
のｇｍ小のため、Ｎノード５の電位はＡのように徐々に
上がり十分な時間経過後電源電圧まで上昇しトランジス
タＴ３が完全にＯＦＦする。これによりトランジスタＴ
３→Ｔ４→Ｔ５を通して流れていた貫通電流が完全にし
ゃ断される。
一方、入力ノードＮ１がＶＩＨ→ＶＩＬへ変化した場合
を考える。入力ノードＮ、がＶＩＨ→Ｖ奮りに変化する
と、トランジスタＴ５はオフとなり、トランジスタＴ４
は導通する。さらにノードＮ５は（ＶＩＬ ＶＩＮ）
だけスライドして電位が下がり、トランジスタＴ３が導
通する。これによりノードＮ２は「Ｈ」になり、それに
応じた出力がノードＮ ３． Ｎ ４に出力される０次
に、ノードＮ４の出力によりトランジスタＴ、オフ、ト
ランジスタ下２オンになり、Ｔ２のｇｍ大のため容量ｃ
ｌがＢのように急激にデスチャージされ、ノードＮ５は
、第２図のように接地レベルとなる。これにより、トラ
ンジスタＴ３は導通状態を保証される。
を考える。入力ノードＮ、がＶＩＨ→Ｖ奮りに変化する
と、トランジスタＴ５はオフとなり、トランジスタＴ４
は導通する。さらにノードＮ５は（ＶＩＬ ＶＩＮ）
だけスライドして電位が下がり、トランジスタＴ３が導
通する。これによりノードＮ２は「Ｈ」になり、それに
応じた出力がノードＮ ３． Ｎ ４に出力される０次
に、ノードＮ４の出力によりトランジスタＴ、オフ、ト
ランジスタ下２オンになり、Ｔ２のｇｍ大のため容量ｃ
ｌがＢのように急激にデスチャージされ、ノードＮ５は
、第２図のように接地レベルとなる。これにより、トラ
ンジスタＴ３は導通状態を保証される。
本実施例のＣＭＯＳ人カバツカバッファＴＬレベル信号
「Ｈ」が入力されても貫通電流が流れることはない。
「Ｈ」が入力されても貫通電流が流れることはない。
第２図は本発明の第２の実施例の回路図である０本実施
例において、容量Ｃ１は第１の実施例と同じく入力端子
Ｎ１とＰチャネルトランジスタＴ３のゲート間に挿入さ
れ、第１の実施例のインバータＩｔを抵抗Ｒ１に置きか
え、インバータ■２と工３との間に接続している。すな
わち、入力と同相のノードＮ、とトランジスタＴ、のゲ
ート間に接続されている。
例において、容量Ｃ１は第１の実施例と同じく入力端子
Ｎ１とＰチャネルトランジスタＴ３のゲート間に挿入さ
れ、第１の実施例のインバータＩｔを抵抗Ｒ１に置きか
え、インバータ■２と工３との間に接続している。すな
わち、入力と同相のノードＮ、とトランジスタＴ、のゲ
ート間に接続されている。
本実施例の動作原理は、第１の実施例と全く同じであり
、インバータ１．が抵抗Ｒ，となったため、回路が簡単
化され、かつＴＴＬレベル信号の入力があっても貫通電
流の流れつづけることはない。
、インバータ１．が抵抗Ｒ，となったため、回路が簡単
化され、かつＴＴＬレベル信号の入力があっても貫通電
流の流れつづけることはない。
〔発明の効果〕
以上説明したように、本発明の構成によれば、ＴＴＬレ
ベル信号が入力された場合でも貫通電流が流れつづける
ことはないという画期的な効果がある。また、この入力
バッファ回路をチップイネーブル端子に採用することに
より、ＴＴＬレベル信号入力によるスタンバイモード時
においても、はとんど電流の流れないデバイスを実現す
ることができる。
ベル信号が入力された場合でも貫通電流が流れつづける
ことはないという画期的な効果がある。また、この入力
バッファ回路をチップイネーブル端子に採用することに
より、ＴＴＬレベル信号入力によるスタンバイモード時
においても、はとんど電流の流れないデバイスを実現す
ることができる。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の各部の動作波形図、第３図は本発明の第２の実施例
の回路図、第４図、第５図は従来のチップイネーブルバ
ッファおよびアドレスバッファの二側の回路図である。 １．２．３・・・初段回路、４・・・チップイネーブル
端子、１０・・・入力端子、１１・・・内部回路、ｃｌ
・・・容量、Ｉ １〜ｌ７−ＣＭＯＳインバータ、Ｎｌ
へＮ６・・・ノード、Ｔ、、Ｔ、、Ｔ４・・・Ｐチャネ
ルトランジスタ、Ｔ２，５・・・Ｎチャネルトランジス
タ。
図の各部の動作波形図、第３図は本発明の第２の実施例
の回路図、第４図、第５図は従来のチップイネーブルバ
ッファおよびアドレスバッファの二側の回路図である。 １．２．３・・・初段回路、４・・・チップイネーブル
端子、１０・・・入力端子、１１・・・内部回路、ｃｌ
・・・容量、Ｉ １〜ｌ７−ＣＭＯＳインバータ、Ｎｌ
へＮ６・・・ノード、Ｔ、、Ｔ、、Ｔ４・・・Ｐチャネ
ルトランジスタ、Ｔ２，５・・・Ｎチャネルトランジス
タ。
Claims (1)
- 少くとも第１のＰチャネルトランジスタと第２のＰチ
ャネルトランジスタとＮチャネルトランジスタとが直列
接続され前記第２のＰチャネルトランジスタおよび前記
Ｎチャネルトランジスタの各ゲートに入力信号端子が接
続されこの入力信号端子と前記第１のＰチャネルトラン
ジスタのゲートとの間に信号結合用コンデンサが接続さ
れた初段回路と、この初段回路の出力に直列接続された
複数の第１のインバータと、前記第１のＰチャネルトラ
ンジスタのゲートに前記入力信号と逆相の信号を供給す
るために前記第１のインバータの所定出力から抵抗また
は第２のインバータを介して接続される帰還回路とを備
えることを特徴とするＣＭＯＳ入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107036A JPH01276821A (ja) | 1988-04-27 | 1988-04-27 | Ｃｍｏｓ入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107036A JPH01276821A (ja) | 1988-04-27 | 1988-04-27 | Ｃｍｏｓ入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276821A true JPH01276821A (ja) | 1989-11-07 |
Family
ID=14448892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107036A Pending JPH01276821A (ja) | 1988-04-27 | 1988-04-27 | Ｃｍｏｓ入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493245A (en) * | 1995-01-04 | 1996-02-20 | United Microelectronics Corp. | Low power high speed level shift circuit |
-
1988
- 1988-04-27 JP JP63107036A patent/JPH01276821A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493245A (en) * | 1995-01-04 | 1996-02-20 | United Microelectronics Corp. | Low power high speed level shift circuit |
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