JPH0439691B2 - - Google Patents
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- JPH0439691B2 JPH0439691B2 JP59220315A JP22031584A JPH0439691B2 JP H0439691 B2 JPH0439691 B2 JP H0439691B2 JP 59220315 A JP59220315 A JP 59220315A JP 22031584 A JP22031584 A JP 22031584A JP H0439691 B2 JPH0439691 B2 JP H0439691B2
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- JP
- Japan
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- frequency
- clock signal
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- reduced frequency
- reduced
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- 230000005540 biological transmission Effects 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 240000004759 Inga spectabilis Species 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
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- Microcomputers (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は、一般的にはデータプロセツサ用プロ
グラマブルタイマの分野に関する。更に詳しく云
うと、本発明はマイクロプロセツサ又はフリーラ
ンニングカウンタ（free running counter）を有
するマイクロコンピユータ用の共有可能なプリス
ケールされたプログラマブルタイマ（sharable
prescaled programmable timer）に関する。
グラマブルタイマの分野に関する。更に詳しく云
うと、本発明はマイクロプロセツサ又はフリーラ
ンニングカウンタ（free running counter）を有
するマイクロコンピユータ用の共有可能なプリス
ケールされたプログラマブルタイマ（sharable
prescaled programmable timer）に関する。
発明の背景
現在の世代のマイクロプロセツサ（MPU）お
よびマイクロコンピユータ（MCU）はほんのし
ばらく前のMPUおよびMCUに比べると非常に速
くなつたバス速度を有する。これらの非常に早い
動作速度は中央処理装置（CPU）のサイクルク
ロツク）を発生させるために高周波発振器および
クロツク発生器を必要とする。このＥクロツクは
次にフリーランニングカウンタタイマ（free−
running counter timer）を駆動させるのに用い
られる。しかしながら、典型的には、これらの
MPU／MCUは、より低いクロツク周波数を必要
とする独立した、より遅いタイミング制約を有す
る相互に関係するサブシステムおよびタイミング
機能を有することがあるであろう。
よびマイクロコンピユータ（MCU）はほんのし
ばらく前のMPUおよびMCUに比べると非常に速
くなつたバス速度を有する。これらの非常に早い
動作速度は中央処理装置（CPU）のサイクルク
ロツク）を発生させるために高周波発振器および
クロツク発生器を必要とする。このＥクロツクは
次にフリーランニングカウンタタイマ（free−
running counter timer）を駆動させるのに用い
られる。しかしながら、典型的には、これらの
MPU／MCUは、より低いクロツク周波数を必要
とする独立した、より遅いタイミング制約を有す
る相互に関係するサブシステムおよびタイミング
機能を有することがあるであろう。
最新の世代のMPU／MCUはまたシステムＥク
ロツクとフリーランニングカウンタチエーンとの
間にプリスケーラ（prescaler）又は多段分周器
（multistage divider）を組み入れていることが
ある。こうすると、今度は、使用されるプリスケ
ールフアクタ（prescale factor）とは独立であ
ることが要求され、動作がより遅い相互に関係の
あるサブシステムおよびタイミング機能（例えば
実時間割込（real time interrupt），ウオツチド
ツグタイマ（watch dog timer）など）の各々
に対するタイマチエーンのレプリカ
（replication）を必要とすることになつた。残念
ながら、そのような追加のタイマチエーンはカス
ケード接続されたフリツプフロツプを使用するた
め、その各々はかなりの面積のオンチツプ領域を
占有する。このことは、このような複製されたタ
イマチエーンは広いシリコン面積を用いそれに伴
うコストをかけた場合にのみ与えられるというこ
とを意味する。
ロツクとフリーランニングカウンタチエーンとの
間にプリスケーラ（prescaler）又は多段分周器
（multistage divider）を組み入れていることが
ある。こうすると、今度は、使用されるプリスケ
ールフアクタ（prescale factor）とは独立であ
ることが要求され、動作がより遅い相互に関係の
あるサブシステムおよびタイミング機能（例えば
実時間割込（real time interrupt），ウオツチド
ツグタイマ（watch dog timer）など）の各々
に対するタイマチエーンのレプリカ
（replication）を必要とすることになつた。残念
ながら、そのような追加のタイマチエーンはカス
ケード接続されたフリツプフロツプを使用するた
め、その各々はかなりの面積のオンチツプ領域を
占有する。このことは、このような複製されたタ
イマチエーンは広いシリコン面積を用いそれに伴
うコストをかけた場合にのみ与えられるというこ
とを意味する。
発明の要約
従つて本発明の目的は、データプロセツサ用の
共用可能なプリスケールされたプログラマブルタ
イマを提供することである。
共用可能なプリスケールされたプログラマブルタ
イマを提供することである。
本発明のもう１つの目的は、プリスケールされ
た周波数とは独立の周波数で動作することが要求
されるサブシステムが共通のフリーランニングカ
ウンタチエーン（free running counter chain）
を使用できるようにするデータプロセツサ用の共
有可能なプリスケールされたプログラマブルタイ
マを提共することである。
た周波数とは独立の周波数で動作することが要求
されるサブシステムが共通のフリーランニングカ
ウンタチエーン（free running counter chain）
を使用できるようにするデータプロセツサ用の共
有可能なプリスケールされたプログラマブルタイ
マを提共することである。
本発明の更にもう１つの目的は、組み合わせら
れた機能を実施するのに必要な論理回路を減らす
ことによつてデータプロセツサのタイミング機能
を与えるのに必要なシリコン占有面積を最小にす
るデータプロセツサ用の共用可能なプリスケール
されたプログラマブルタイマを提供することであ
る。
れた機能を実施するのに必要な論理回路を減らす
ことによつてデータプロセツサのタイミング機能
を与えるのに必要なシリコン占有面積を最小にす
るデータプロセツサ用の共用可能なプリスケール
されたプログラマブルタイマを提供することであ
る。
上記の目的およびその他の目的は、本発明によ
り達成され、本発明には、入力および出力を有
し、固定分周機能を与えるカウンタチエーンから
なる特定の周波数出力を発生するクロツク発生器
を含む積分タイマ（integral timer）を有するデ
ータプロセツサが備えられている。プログラマブ
ルプリスケーラはクロツク発生器出力をカウンタ
チエーン入力に結合させて所定の除数入力をカウ
ンタチエーンに与える。プログラマブルプリスケ
ーラと一致して動作しカウンタチエーン出力に結
合されているポストスケーラ（postscaler）は所
定の除数入力を補償したタイマ出力を与える。動
作上、タイマ出力はクロツク発生器出力周波数と
一定の関係を有する周波数を有し、プログラマブ
ルプリスケーラの所定の除数入力とは無関係であ
る。
り達成され、本発明には、入力および出力を有
し、固定分周機能を与えるカウンタチエーンから
なる特定の周波数出力を発生するクロツク発生器
を含む積分タイマ（integral timer）を有するデ
ータプロセツサが備えられている。プログラマブ
ルプリスケーラはクロツク発生器出力をカウンタ
チエーン入力に結合させて所定の除数入力をカウ
ンタチエーンに与える。プログラマブルプリスケ
ーラと一致して動作しカウンタチエーン出力に結
合されているポストスケーラ（postscaler）は所
定の除数入力を補償したタイマ出力を与える。動
作上、タイマ出力はクロツク発生器出力周波数と
一定の関係を有する周波数を有し、プログラマブ
ルプリスケーラの所定の除数入力とは無関係であ
る。
従つて、本発明の構成は下記に示す通りであ
る。即ち、本発明は、高周波クロツク信号（Ｅ）
を発生するクロツク発生器１２を具えるデータプ
ロセツサにおいて、 データプロセツサは高周波クロツク信号Ｅを受
信するように結合されており、出力から高周波ク
ロツク信号Ｅを与えるクロツク発生器１２と、 高周波クロツク信号Ｅを受信するようにクロツ
ク発生器１２の出力に結合されたＥクロツク線１
４と、それぞれ第１，第２，第３整除数
（integer divisors）Ｋ，Ｌ，Ｍを選択するマルチ
ビツト制御信号Ａ，Ｂ，Ｃを受信する複数の伝送
ゲートと２８，３０，３２と、選択された整除数
Ｋ，Ｌ，Ｍで割つた高周波クロツク信号Ｅの周波
数に等しい周波数Ｅ／Ｋ，Ｅ／Ｌ，Ｅ／Ｍを有す
る第１低減周波数クロツク信号Ｅ／Ｋ，Ｅ／Ｌ，
Ｅ／Ｍを出力するカウンタチエーン入力線２４と
を具えるプリスケーラ１６と、 プリスケーラ１６の出力に結合された入力と、
第１低減周波数クロツク信号Ｅ／Ｋ，Ｅ／Ｌ，
Ｅ／Ｍの周波数Ｅ／Ｋ，Ｅ／Ｌ，Ｅ／Ｍの固定約
数（submultiple）である周波数を有する第２低
減周波数クロツク信号を与える分周器段１８Ｐの
出力である一次（primary）出力と、第３，第
４，第５低減周波数クロツク信号を与えるそれぞ
れ分周器段１８Ｍ，１８Ｋ，１８Ｊの出力である
二次出力とを具え、この第３，第４，第５低減周
波数クロツク信号は、Ｐ，Ｑ，Ｒで割つた第１低
減周波数クロツク信号Ｅ／Ｋ，Ｅ／Ｌ，Ｅ／Ｍの
周波数にそれぞれ等しい周波数Ｅ／PK，Ｅ／
QL，Ｅ／RMを有し、ここでＰ，Ｑ，Ｒは整数
であり、ＱはＰのＬ倍でありＲはＰのＭ倍であ
る、カウンタチエーン１８と、 第３，第４，第５低減周波数クロツク信号Ｅ／
Ｋ，Ｅ／Ｌ，Ｅ／Ｍのうちの１つを選択する手段
２０であつて、この選択手段２０は、マルチビツ
ト制御信号Ａによつて第１整除数Ｋが選択される
場合、第３低減周波数クロツク信号Ｅ／PKが選
択され、マルチビツト制御信号Ｂによつて第２整
除数Ｌが選択される場合、第４低減周波数クロツ
ク信号Ｅ／QLが選択され、マルチビツト制御信
号Ｃによつて第３整除数Ｍが選択される場合、第
５低減周波数クロツク信号Ｅ／RMが選択される
ように、マルチビツト制御信号Ａ，Ｂ，Ｃによつ
て制御され、選択される低減周波数クロツク信号
の周波数Ｅ／PK，Ｅ／QL，Ｅ／RMはマルチビ
ツト制御信号Ａ，Ｂ，Ｃの周波数には関係しな
い、選択手段２０と、 を具えるプログラマブルタイマ（第１図）として
の構成を有するものである。
る。即ち、本発明は、高周波クロツク信号（Ｅ）
を発生するクロツク発生器１２を具えるデータプ
ロセツサにおいて、 データプロセツサは高周波クロツク信号Ｅを受
信するように結合されており、出力から高周波ク
ロツク信号Ｅを与えるクロツク発生器１２と、 高周波クロツク信号Ｅを受信するようにクロツ
ク発生器１２の出力に結合されたＥクロツク線１
４と、それぞれ第１，第２，第３整除数
（integer divisors）Ｋ，Ｌ，Ｍを選択するマルチ
ビツト制御信号Ａ，Ｂ，Ｃを受信する複数の伝送
ゲートと２８，３０，３２と、選択された整除数
Ｋ，Ｌ，Ｍで割つた高周波クロツク信号Ｅの周波
数に等しい周波数Ｅ／Ｋ，Ｅ／Ｌ，Ｅ／Ｍを有す
る第１低減周波数クロツク信号Ｅ／Ｋ，Ｅ／Ｌ，
Ｅ／Ｍを出力するカウンタチエーン入力線２４と
を具えるプリスケーラ１６と、 プリスケーラ１６の出力に結合された入力と、
第１低減周波数クロツク信号Ｅ／Ｋ，Ｅ／Ｌ，
Ｅ／Ｍの周波数Ｅ／Ｋ，Ｅ／Ｌ，Ｅ／Ｍの固定約
数（submultiple）である周波数を有する第２低
減周波数クロツク信号を与える分周器段１８Ｐの
出力である一次（primary）出力と、第３，第
４，第５低減周波数クロツク信号を与えるそれぞ
れ分周器段１８Ｍ，１８Ｋ，１８Ｊの出力である
二次出力とを具え、この第３，第４，第５低減周
波数クロツク信号は、Ｐ，Ｑ，Ｒで割つた第１低
減周波数クロツク信号Ｅ／Ｋ，Ｅ／Ｌ，Ｅ／Ｍの
周波数にそれぞれ等しい周波数Ｅ／PK，Ｅ／
QL，Ｅ／RMを有し、ここでＰ，Ｑ，Ｒは整数
であり、ＱはＰのＬ倍でありＲはＰのＭ倍であ
る、カウンタチエーン１８と、 第３，第４，第５低減周波数クロツク信号Ｅ／
Ｋ，Ｅ／Ｌ，Ｅ／Ｍのうちの１つを選択する手段
２０であつて、この選択手段２０は、マルチビツ
ト制御信号Ａによつて第１整除数Ｋが選択される
場合、第３低減周波数クロツク信号Ｅ／PKが選
択され、マルチビツト制御信号Ｂによつて第２整
除数Ｌが選択される場合、第４低減周波数クロツ
ク信号Ｅ／QLが選択され、マルチビツト制御信
号Ｃによつて第３整除数Ｍが選択される場合、第
５低減周波数クロツク信号Ｅ／RMが選択される
ように、マルチビツト制御信号Ａ，Ｂ，Ｃによつ
て制御され、選択される低減周波数クロツク信号
の周波数Ｅ／PK，Ｅ／QL，Ｅ／RMはマルチビ
ツト制御信号Ａ，Ｂ，Ｃの周波数には関係しな
い、選択手段２０と、 を具えるプログラマブルタイマ（第１図）として
の構成を有するものである。
好ましい実施例の説明
第１図Ａを参照すると、本発明によるプログラ
マブルタイマ１０が示されている。プログラマブ
ルタイマ１０は適当な部分にクロツク発生器１２
を含み、Ｅクロツク線１４上に高周波出力を与え
る。Ｅクロツク線１４上に現われるクロツク周波
数Ｅの高周波クロツク信号Ｅはプリスケーラ１６
に入力される。プリスケーラ１６は従来のフリツ
プフロツプからなる多数の分周器段１６Ａ，１６
Ｂ，１６Ｃおよび１６Ｄ、ならびにＥクロツク線
１４上のクロツク信号Ｅ又はプリスケーラ１６か
らの種々のプリスケールされたクロツク信号のい
ずれもがカウンタチエーン入力線２４に印加され
るようにする伝送ゲート２８，３０，３２および
３４を含む。具体的に云うと、伝送ゲート２８が
使用可能にされる（enabled）と、Ｅクロツク線
１４上に現われるクロツク発生器１２からの出力
信号Ｅは直接的にカウンタチエーン入力線２４に
印加される。従つて、カウンタチエーン１８への
入力周波数はクロツク信号周波数Ｅとなる。伝送
ゲート３０が使用可能にされる（enabled）と、
分周器段１６Ａおよび１６ＢがＥクロツク線１４
とカウンタチエーン入力線２４との間に挿入さ
れ、その結果カウンタチエーン１８への入力信号
周波数はＥ／４となる。同様に、伝送ゲート３２
が使用可能にされる（enabled）と、Ｅクロツク
線１４上に現われる周波数は分周器段１６Ａ，１
６Ｂおよび１６Ｃによつて割算されるのでＥ／８
の周波数がカウンタチエーン入力線２４に印加さ
れる。同様な方法により、伝送ゲート３４が使用
可能にされる（enabled）と、Ｅ／16の周波数が
カウンタチエーン入力線２４に印加される。
マブルタイマ１０が示されている。プログラマブ
ルタイマ１０は適当な部分にクロツク発生器１２
を含み、Ｅクロツク線１４上に高周波出力を与え
る。Ｅクロツク線１４上に現われるクロツク周波
数Ｅの高周波クロツク信号Ｅはプリスケーラ１６
に入力される。プリスケーラ１６は従来のフリツ
プフロツプからなる多数の分周器段１６Ａ，１６
Ｂ，１６Ｃおよび１６Ｄ、ならびにＥクロツク線
１４上のクロツク信号Ｅ又はプリスケーラ１６か
らの種々のプリスケールされたクロツク信号のい
ずれもがカウンタチエーン入力線２４に印加され
るようにする伝送ゲート２８，３０，３２および
３４を含む。具体的に云うと、伝送ゲート２８が
使用可能にされる（enabled）と、Ｅクロツク線
１４上に現われるクロツク発生器１２からの出力
信号Ｅは直接的にカウンタチエーン入力線２４に
印加される。従つて、カウンタチエーン１８への
入力周波数はクロツク信号周波数Ｅとなる。伝送
ゲート３０が使用可能にされる（enabled）と、
分周器段１６Ａおよび１６ＢがＥクロツク線１４
とカウンタチエーン入力線２４との間に挿入さ
れ、その結果カウンタチエーン１８への入力信号
周波数はＥ／４となる。同様に、伝送ゲート３２
が使用可能にされる（enabled）と、Ｅクロツク
線１４上に現われる周波数は分周器段１６Ａ，１
６Ｂおよび１６Ｃによつて割算されるのでＥ／８
の周波数がカウンタチエーン入力線２４に印加さ
れる。同様な方法により、伝送ゲート３４が使用
可能にされる（enabled）と、Ｅ／16の周波数が
カウンタチエーン入力線２４に印加される。
カウンタチエーン１８は従来のフリツプフロツ
プからなる複数の分周器段１８Ａ，１８Ｂ，１８
Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ，１８Ｈ，
１８Ｉ，１８Ｊ，１８Ｋ，１８Ｌ，１８Ｍ，１８
Ｎ，１８Ｏおよび１８Ｐを含む。図からわかるよ
うに、カウンタチエーン１８はＥ／216の固定周
波数の割り算機能（fixed frequency divide
function）を与えるが、出力は、ポストスケーラ
２０へ入力するために種々の分周器段のうちの幾
つかの後から取り出してもよい。分周器段１８Ｉ
の出力におけるカウンタチエーン１８の一つの出
力は、ポストケーラ２０の伝送ゲート４２への入
力として印加される。同様に分周器段１８Ｊ，１
８Ｋおよび１８Ｍの出力は入力としてそれぞれ伝
送ゲート４０，３８および３６に印加される。一
緒になつてポストケーラ２０を構成している伝送
ゲート４２，４０，３８および３６の内のいずれ
のゲートを使用可能にしても、カウンタチエーン
１８の選択された出力はＥ／213線２２に結合さ
れる。分周器段１８Ｐの出力に現われるカウンタ
チエーン１８の出力はプリスケーラ１６のセツテ
イング（setting）とカウンタチエーン１８の固
定分周機能（fixed divide function）に基づい
てクロツク信号をタイマオーバフロー検出回路
（timer overflow detection circuit）に与える。
Ｅ／213線２２は実時間割込回路（real time
interrupt circuit）への入力のための制御ビツト
信号PR１およびPR０とは関係なく追加のプログ
ラマブル分周器とともに使用することができる。
プからなる複数の分周器段１８Ａ，１８Ｂ，１８
Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ，１８Ｈ，
１８Ｉ，１８Ｊ，１８Ｋ，１８Ｌ，１８Ｍ，１８
Ｎ，１８Ｏおよび１８Ｐを含む。図からわかるよ
うに、カウンタチエーン１８はＥ／216の固定周
波数の割り算機能（fixed frequency divide
function）を与えるが、出力は、ポストスケーラ
２０へ入力するために種々の分周器段のうちの幾
つかの後から取り出してもよい。分周器段１８Ｉ
の出力におけるカウンタチエーン１８の一つの出
力は、ポストケーラ２０の伝送ゲート４２への入
力として印加される。同様に分周器段１８Ｊ，１
８Ｋおよび１８Ｍの出力は入力としてそれぞれ伝
送ゲート４０，３８および３６に印加される。一
緒になつてポストケーラ２０を構成している伝送
ゲート４２，４０，３８および３６の内のいずれ
のゲートを使用可能にしても、カウンタチエーン
１８の選択された出力はＥ／213線２２に結合さ
れる。分周器段１８Ｐの出力に現われるカウンタ
チエーン１８の出力はプリスケーラ１６のセツテ
イング（setting）とカウンタチエーン１８の固
定分周機能（fixed divide function）に基づい
てクロツク信号をタイマオーバフロー検出回路
（timer overflow detection circuit）に与える。
Ｅ／213線２２は実時間割込回路（real time
interrupt circuit）への入力のための制御ビツト
信号PR１およびPR０とは関係なく追加のプログ
ラマブル分周器とともに使用することができる。
更に第１図Ｂを参照すると、プログラマブルタ
イマ１０とともに用いるための制御回路５０が示
されている。制御回路５０はPR１制御ビツト線
５２およびPR０制御ビツト線５４上にそれぞれ
現われる２つの制御ビツト信号PR１およびPR０
に応答して動作する。PR１制御ビツト線５２は
インバータ６４への入力およびナンドゲート６
０，６２への１入力として印加される。PR０制
御ビツト線５４はインバータ６６への入力、ナン
ドゲート５８への１入力およびナンドゲート６２
への残りの入力として供給される。インバータ６
４の出力はナンドゲート５６の１入力およびナン
ドゲート５８の残りの入力に接続される。同様な
方法でインバータ６６の出力はナンドゲート５
６，６０の残りの入力に印加される。
イマ１０とともに用いるための制御回路５０が示
されている。制御回路５０はPR１制御ビツト線
５２およびPR０制御ビツト線５４上にそれぞれ
現われる２つの制御ビツト信号PR１およびPR０
に応答して動作する。PR１制御ビツト線５２は
インバータ６４への入力およびナンドゲート６
０，６２への１入力として印加される。PR０制
御ビツト線５４はインバータ６６への入力、ナン
ドゲート５８への１入力およびナンドゲート６２
への残りの入力として供給される。インバータ６
４の出力はナンドゲート５６の１入力およびナン
ドゲート５８の残りの入力に接続される。同様な
方法でインバータ６６の出力はナンドゲート５
６，６０の残りの入力に印加される。
ナンドゲート５６，５８，６０および６２から
の出力は、プログラマブルタイマ１０へ印加する
ためそれぞれインバータ６８，７０，７２および
７４を介して印加される。他の応用例では、アン
ドゲートを用いてナンドゲート５６，５８，６０
および６２の機能をそれぞれインバータ６８，７
０，７２および７４と組み合わせることが好まし
いことがある。図示されているように、PR１＝
０およびPR０＝０の制御回路５０への入力に対
応するインバータ６８の出力信号Ａは伝送ゲート
２８および３６に入力信号Ａとして印加される。
制御回路５０に対するPR１＝０およびPR０＝１
の制御ビツト信号入力に対応するインバータ７０
の出力信号Ｂは伝送ゲート３０，３８に入力信号
Ｂとして印加される。同様に、制御回路５０に対
するPR１＝１およびPR０＝０の制御ビツト信号
入力に対応するインバータ７２の出力信号Ｃは伝
送ゲート３２，４０に入力信号Ｃとして印加され
る。同様に、制御回路５０に対するPR１＝１お
よびPR０＝１の制御ビツト信号入力に対応する
インバータ７４の出力信号Ｄは伝送ゲート３４，
４２の入力信号Ｄとして印加される。ここでＡ，
Ｂ，Ｃ，Ｄはマルチビツト制御信号と呼ばれる信
号である。
の出力は、プログラマブルタイマ１０へ印加する
ためそれぞれインバータ６８，７０，７２および
７４を介して印加される。他の応用例では、アン
ドゲートを用いてナンドゲート５６，５８，６０
および６２の機能をそれぞれインバータ６８，７
０，７２および７４と組み合わせることが好まし
いことがある。図示されているように、PR１＝
０およびPR０＝０の制御回路５０への入力に対
応するインバータ６８の出力信号Ａは伝送ゲート
２８および３６に入力信号Ａとして印加される。
制御回路５０に対するPR１＝０およびPR０＝１
の制御ビツト信号入力に対応するインバータ７０
の出力信号Ｂは伝送ゲート３０，３８に入力信号
Ｂとして印加される。同様に、制御回路５０に対
するPR１＝１およびPR０＝０の制御ビツト信号
入力に対応するインバータ７２の出力信号Ｃは伝
送ゲート３２，４０に入力信号Ｃとして印加され
る。同様に、制御回路５０に対するPR１＝１お
よびPR０＝１の制御ビツト信号入力に対応する
インバータ７４の出力信号Ｄは伝送ゲート３４，
４２の入力信号Ｄとして印加される。ここでＡ，
Ｂ，Ｃ，Ｄはマルチビツト制御信号と呼ばれる信
号である。
動作上は、Ｅ／213線２２上に現われる出力周
波数は、プリスケーラ１６によつてセツトされた
プリスケールされた値とは無関係であることが望
ましい。従つて、Ｅクロツク線１４とカウンタチ
エーン入力線２４との間に挿入された各除数につ
いて、それに対応してより小さい約数関数がカウ
ンタチエーン１８の出力とＥ／213線２２の間の
ポストスケーラ２０によつてカウンタチエーン１
８から選択される。
波数は、プリスケーラ１６によつてセツトされた
プリスケールされた値とは無関係であることが望
ましい。従つて、Ｅクロツク線１４とカウンタチ
エーン入力線２４との間に挿入された各除数につ
いて、それに対応してより小さい約数関数がカウ
ンタチエーン１８の出力とＥ／213線２２の間の
ポストスケーラ２０によつてカウンタチエーン１
８から選択される。
例えば、もし論理１レベルがPR１制御ビツト
線５２上に現われ、論理０レベルがPR０制御ビ
ツト線５４上に現われると、論理１レベルがイン
バータ７２の出力信号Ｃに現われる。この論理１
レベルはプログラマブルタイマ１０の伝送ゲート
３２および４０に信号Ｃとして印加される。この
方法によつて、分周器段１６Ａ，１６Ｂおよび１
６Ｃによつて割算されたＥクロツク線１４上に現
われるクロツク周波数はカウンタチエーン入力線
２４に印加される。従つて、プリスケーラ１６は
Ｅ／８即ちＥ／23の約数関数を与える。図示され
ているようにカウンタチエーン１８はＥ／216の
固定周波数約数関数を与えるが、出力はＥ／29，
Ｅ／210，Ｅ／211又はＥ／213で選択されることが
ある。従つてこの例では、伝送ゲート４０におい
てポストスケーラ２０への入力として現われる周
波数は、Ｅ／23の周波数にＥ／210又はＥ／213の
カウンタチエーン１８の値を掛算したものとな
る。この方法により、プリスケーラ１６に対して
選択されたプリスケール値とは関係なしに、ポス
トスケーラ２０に関して対応する補正関数が発生
してＥ／213線２２上の周波数が一定に留まつて
いることを保証することがわかる。
線５２上に現われ、論理０レベルがPR０制御ビ
ツト線５４上に現われると、論理１レベルがイン
バータ７２の出力信号Ｃに現われる。この論理１
レベルはプログラマブルタイマ１０の伝送ゲート
３２および４０に信号Ｃとして印加される。この
方法によつて、分周器段１６Ａ，１６Ｂおよび１
６Ｃによつて割算されたＥクロツク線１４上に現
われるクロツク周波数はカウンタチエーン入力線
２４に印加される。従つて、プリスケーラ１６は
Ｅ／８即ちＥ／23の約数関数を与える。図示され
ているようにカウンタチエーン１８はＥ／216の
固定周波数約数関数を与えるが、出力はＥ／29，
Ｅ／210，Ｅ／211又はＥ／213で選択されることが
ある。従つてこの例では、伝送ゲート４０におい
てポストスケーラ２０への入力として現われる周
波数は、Ｅ／23の周波数にＥ／210又はＥ／213の
カウンタチエーン１８の値を掛算したものとな
る。この方法により、プリスケーラ１６に対して
選択されたプリスケール値とは関係なしに、ポス
トスケーラ２０に関して対応する補正関数が発生
してＥ／213線２２上の周波数が一定に留まつて
いることを保証することがわかる。
従つて上記に与えられたのは、プリスケールさ
れた周波数とは関係ない周波数で動作しなければ
ならないサブシステムが共通のフリーランニング
カウンタチエーンを利用できるようにするマイク
ロプロセツサ用の共用可能なプリスケールされた
プログラマブルタイマである。本発明のプログラ
マブルタイマを用いることによつて、組み合わせ
られた機能を実施するのに必要な論理回路を減ら
すことにより、最小のシリコン占有面積でマイク
ロプロセツサ用のタイミング機能を与えることが
可能となる。
れた周波数とは関係ない周波数で動作しなければ
ならないサブシステムが共通のフリーランニング
カウンタチエーンを利用できるようにするマイク
ロプロセツサ用の共用可能なプリスケールされた
プログラマブルタイマである。本発明のプログラ
マブルタイマを用いることによつて、組み合わせ
られた機能を実施するのに必要な論理回路を減ら
すことにより、最小のシリコン占有面積でマイク
ロプロセツサ用のタイミング機能を与えることが
可能となる。
本発明の原理を具体的な装置とともに上述した
が、この説明は一例として述べたにすぎないので
あつて、本発明の範囲を制限するものとして述べ
たのではないことがはつきりと理解されるはずで
ある。
が、この説明は一例として述べたにすぎないので
あつて、本発明の範囲を制限するものとして述べ
たのではないことがはつきりと理解されるはずで
ある。
第１図Ａは、本発明による共用可能なプリスケ
ールされたプログラマブルタイマの簡略化した論
理回路図であり、同図には、プリスケーラのプロ
グラムできるように予め定められた除数とは無関
係にクロツク信号Ｅを実時間割込機能に与えるカ
ウンタチエーン１８，プログラマブルプリスケー
ラ１６およびポストスケーラ２０が図示されてい
る。 第１図Ｂは、制御ビツト信号PR１およびPR０
に応答して本発明のプログラマブルプリスケーラ
１６および対応するポストスケーラ２０機能を選
択するためのシステムの簡略化された論理回路図
である。 第１図Ａにおいて、１０……プログラマブルタ
イマ、１２……クロツク発生器、１４……Ｅクロ
ツク線、１６……プリスケーラ、１６Ａ，１６
Ｂ，１６Ｃ，１６Ｄ，１８Ａ，１８Ｂ，１８Ｃ…
１８Ｐ……分周器段（フリツプフロツプ）、１８
……カウンタチエーン、２０……ポストスケー
ラ、２２……Ｅ／213線、２４……カウンタチエ
ーン入力線、２８，３０，３２，３４，３６，３
８，４０，４２……伝送ゲート、Ａ，Ｂ，Ｃ，Ｄ
……マルチビツト制御信号、Ｅ……クロツク信号
（周波数）。
ールされたプログラマブルタイマの簡略化した論
理回路図であり、同図には、プリスケーラのプロ
グラムできるように予め定められた除数とは無関
係にクロツク信号Ｅを実時間割込機能に与えるカ
ウンタチエーン１８，プログラマブルプリスケー
ラ１６およびポストスケーラ２０が図示されてい
る。 第１図Ｂは、制御ビツト信号PR１およびPR０
に応答して本発明のプログラマブルプリスケーラ
１６および対応するポストスケーラ２０機能を選
択するためのシステムの簡略化された論理回路図
である。 第１図Ａにおいて、１０……プログラマブルタ
イマ、１２……クロツク発生器、１４……Ｅクロ
ツク線、１６……プリスケーラ、１６Ａ，１６
Ｂ，１６Ｃ，１６Ｄ，１８Ａ，１８Ｂ，１８Ｃ…
１８Ｐ……分周器段（フリツプフロツプ）、１８
……カウンタチエーン、２０……ポストスケー
ラ、２２……Ｅ／213線、２４……カウンタチエ
ーン入力線、２８，３０，３２，３４，３６，３
８，４０，４２……伝送ゲート、Ａ，Ｂ，Ｃ，Ｄ
……マルチビツト制御信号、Ｅ……クロツク信号
（周波数）。
Claims (1)
- 【特許請求の範囲】 １ 高周波CPUクロツク信号を発生するクロツ
ク発生器回路を具えるデータプロセツサにおい
て、 データプロセツサは高周波CPUクロツク信号
を受信するように結合されており、出力から高周
波CPUクロツク信号を与えるクロツク発生器と、 高周波CPUクロツク信号を受信するようにク
ロツク発生器の出力に結合されたＥクロツク線
と、第１，第２，第３整除数（integer divisors）
Ｋ，Ｌ，Ｍを選択するマルチビツト制御信号を受
信する複数の伝送ゲートと、選択された整除数で
割つた高周波CPUクロツク信号の周波数に等し
い周波数を有する第１低減周波数クロツク信号を
出力するカウンタチエーン入力線とを具えるプリ
スケーラと、 プリスケーラの出力に結合された入力と、第１
低減周波数クロツク信号の周波数の固定約数であ
る周波数を有する第２低減周波数クロツク信号を
与える一次出力と、第３，第４，第５低減周波数
クロツク信号を与える二次出力とを具え、前記第
３，第４，第５低減周波数クロツク信号は、Ｐ，
Ｑ，Ｒで割つた第１低減周波数クロツク信号の周
波数にそれぞれ等しい周波数を有し、Ｐ，Ｑ，Ｒ
は整数であり、ＱはＰのＬ倍でありＲはＰのＭ倍
である、カウンタチエーンと、 第３，第４，第５低減周波数クロツク信号のう
ちの１つを選択する手段であつて、この選択手段
は、第１整除数Ｋが選択される場合、第３低減周
波数クロツク信号が選択され、第４低減周波数ク
ロツク信号は第２整除数Ｌが選択される場合に選
択され、第５低減周波数クロツク信号は第３整除
数Ｍが選択される場合に選択されるように、マル
チビツト制御信号によつて制御され、選択される
低減周波数クロツク信号の周波数はマルチビツト
制御信号の周波数には関係しない、選択手段と、 を具えるプログラマブルタイマ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/548,177 US4584698A (en) | 1983-11-02 | 1983-11-02 | Sharable prescaled timer and method for a data processor |
| US548177 | 1983-11-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116021A JPS60116021A (ja) | 1985-06-22 |
| JPH0439691B2 true JPH0439691B2 (ja) | 1992-06-30 |
Family
ID=24187738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220315A Granted JPS60116021A (ja) | 1983-11-02 | 1984-10-19 | プログラマブルタイマ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4584698A (ja) |
| JP (1) | JPS60116021A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643146B2 (ja) * | 1987-05-14 | 1997-08-20 | ソニー株式会社 | マイクロコンピュータのクロック生成回路 |
| US4951303A (en) * | 1988-10-31 | 1990-08-21 | Larson Lawrence E | High speed digital programmable frequency divider |
| US5159696A (en) * | 1990-07-27 | 1992-10-27 | Microelectronics And Computer Technology Corporation | Maskable cascade counter |
| DE4214841C2 (de) * | 1992-05-05 | 1994-10-06 | Telefunken Microelectron | Schlatungsanordnung für den Funktionstest eines in einem Schaltkreis integrierten Zeitglieds |
| US5917353A (en) * | 1995-02-15 | 1999-06-29 | Stmicroelectronics, Inc. | Clock pulse extender mode for clocked memory devices having precharged data paths |
| US5526392A (en) * | 1995-02-28 | 1996-06-11 | Harris Corporation | Method of scaling the outputs of a binary counter |
| US6768353B2 (en) * | 2002-07-31 | 2004-07-27 | Freescale Semiconductor, Inc. | Prescaler method and apparatus |
| DE102006003281A1 (de) * | 2006-01-23 | 2007-08-09 | Micronas Gmbh | Integrierte Schaltung für eine asynchrone, serielle Datenübertragung mit einem Bitlängen Zähler |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5962934A (ja) * | 1982-09-30 | 1984-04-10 | Toshiba Corp | 集積回路装置の出力制御回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3036223A (en) * | 1958-01-31 | 1962-05-22 | Texas Instruments Inc | Variable frequency synthesizer |
| GB991525A (en) * | 1962-09-05 | 1965-05-12 | Philips Electronic Associated | A digital frequency synthesis device |
| US3393366A (en) * | 1964-06-05 | 1968-07-16 | Trw Inc | High precision motor speed control circuit utilizing binary counters and digital logic |
| JPS5034181B1 (ja) * | 1969-12-13 | 1975-11-06 |
-
1983
- 1983-11-02 US US06/548,177 patent/US4584698A/en not_active Expired - Lifetime
-
1984
- 1984-10-19 JP JP59220315A patent/JPS60116021A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5962934A (ja) * | 1982-09-30 | 1984-04-10 | Toshiba Corp | 集積回路装置の出力制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4584698A (en) | 1986-04-22 |
| JPS60116021A (ja) | 1985-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |