JPS60186148A - スクランブラ・デスクランブラ回路 - Google Patents
スクランブラ・デスクランブラ回路Info
- Publication number
- JPS60186148A JPS60186148A JP59041590A JP4159084A JPS60186148A JP S60186148 A JPS60186148 A JP S60186148A JP 59041590 A JP59041590 A JP 59041590A JP 4159084 A JP4159084 A JP 4159084A JP S60186148 A JPS60186148 A JP S60186148A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- stage
- scrambler
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＰＣＭ通信方式のスクランブラ・デスクランプ
２回路に係り、高速ビットレートにも対処出来かつ任意
の生成多項式のスクランブラ・デスクランブラ回路が得
らハるスクランブラ争デスクランブラ回路に関する。
２回路に係り、高速ビットレートにも対処出来かつ任意
の生成多項式のスクランブラ・デスクランブラ回路が得
らハるスクランブラ争デスクランブラ回路に関する。
（ｂ） 技術の背景
ＰＣＭ通信方式では、受信側でタイミング抽出が出来な
くなるのを防ぐため、０連続筒号を抑圧することが必要
となる。この為に送信側にスクランブラ回路が受信側に
はデスクランブラ回路が設置される。
くなるのを防ぐため、０連続筒号を抑圧することが必要
となる。この為に送信側にスクランブラ回路が受信側に
はデスクランブラ回路が設置される。
このスクランブラ・デスクランブラ回路の生成多項式は
夫々の伝送方式によって異なるものが選ばれる。
夫々の伝送方式によって異なるものが選ばれる。
（ｃ） 従来技術と問題点
第１図は従来例のスクランブラ令デスクランブラ回路の
回路図であり、図中１ 、、２ 、７ 、８は、１゜２
．７．８段目のフリツプフロツプ（以下ＦＦと称す）、
９〜１１は排他的論理和（以下ＥＸ−ＯＲと称す）回路
、１２〜！５はノット回路、 １６〜２３けアンド回路
、２４ｉＪ：初期１直設定益を示す。
回路図であり、図中１ 、、２ 、７ 、８は、１゜２
．７．８段目のフリツプフロツプ（以下ＦＦと称す）、
９〜１１は排他的論理和（以下ＥＸ−ＯＲと称す）回路
、１２〜！５はノット回路、 １６〜２３けアンド回路
、２４ｉＪ：初期１直設定益を示す。
第１区１（は生成多項式がｔ ＋ｘ２＋ｘ７＋ｘ８であ
るスクランブラ・テスクランブラ回路のｆｌ（であり、
この場合は８段のノフトレシスタと、７．８段目０ＦＦ
７．８の出力’ｔＥＸ−ＯＲ回路１１にてＥＸ−０）１
ｆと９、その出力と２段目のＦ Ｆ２の出刃と全ＥＸ−
ＯＲ回路１０にてＥＸ−ＯＲケとり、その出力ｋＥＸ−
ＣＩＲ回路９に入力し、ＥＸ−ＯＲ回路９にて人力との
ＥＸ−ＯＲ’ｆｒ−とり出力することでスクランブラ豊
デスクランブラ１」路をＳ成している◇メ各段ＯＦＦ’
に与える初期＋１ｔｌｊは初期置設定器２４Ｖこ設定さ
れている値（０又は１）に応じて、アンド回路１７．１
９，２１．２３を介してＦＦ１．２゜７．８のクリア端
子にべ力するか又はノット回路１２、アンド回路１６．
ノット回路１３．アンド回路１８．ノット回路１４．ア
ンド回路２０．ノット回路１５．アンド回路２２を弁し
てＦセ゛１゜２．７．８のプリセット端子に人力するが
、このロードはロード信号により行っている。
るスクランブラ・テスクランブラ回路のｆｌ（であり、
この場合は８段のノフトレシスタと、７．８段目０ＦＦ
７．８の出力’ｔＥＸ−ＯＲ回路１１にてＥＸ−０）１
ｆと９、その出力と２段目のＦ Ｆ２の出刃と全ＥＸ−
ＯＲ回路１０にてＥＸ−ＯＲケとり、その出力ｋＥＸ−
ＣＩＲ回路９に入力し、ＥＸ−ＯＲ回路９にて人力との
ＥＸ−ＯＲ’ｆｒ−とり出力することでスクランブラ豊
デスクランブラ１」路をＳ成している◇メ各段ＯＦＦ’
に与える初期＋１ｔｌｊは初期置設定器２４Ｖこ設定さ
れている値（０又は１）に応じて、アンド回路１７．１
９，２１．２３を介してＦＦ１．２゜７．８のクリア端
子にべ力するか又はノット回路１２、アンド回路１６．
ノット回路１３．アンド回路１８．ノット回路１４．ア
ンド回路２０．ノット回路１５．アンド回路２２を弁し
てＦセ゛１゜２．７．８のプリセット端子に人力するが
、このロードはロード信号により行っている。
第１図の場合は２．７．８段目のＢ″）’２，７．８０
出力を帰還し−（ＥＸ−ＯＲをとっているが、どの段か
ら’）Ｉｉ！益してＥＸ−ＯＲをとるかは生成多項式に
よって異なる。ところでこのようなスクランブラ・デス
クランブラ回路はＰＣＭ伝送方式では広く用い用いられ
るものである。一方ＬＳＩ技術の進歩により装置の小形
化低消費％ｉ力化の為ＬＳＩ化が盛んに行なわれるよう
になっており、ＬＳＩ化は少品種多量になる稈経済的で
あるが、従来は、生成多項式が異なる毎にスクランブラ
・デスクランブラの回路構成が異なる為、ＬＳＩ化する
場合各々別Ｉｌ！仁のＬＳＩとなり、不経済と庁る問題
がある。この問題を渭決する方法として、スクランブル
、デスフラノプル処理をマイクロプログラム処理で実行
すること【ζより、任意の生成多項式に対αすることが
考えられる。ところがこのスクランブル、デスクラ／プ
ル辺り理は、ピノ１毎にいくつかの演算をリアルタイム
で実行することが欣求される為、伝送ビットレートがプ
ログラムのザイクルタイムに比べて極めて遅い場合にし
かｉ挽用出来力い問題点がある。
出力を帰還し−（ＥＸ−ＯＲをとっているが、どの段か
ら’）Ｉｉ！益してＥＸ−ＯＲをとるかは生成多項式に
よって異なる。ところでこのようなスクランブラ・デス
クランブラ回路はＰＣＭ伝送方式では広く用い用いられ
るものである。一方ＬＳＩ技術の進歩により装置の小形
化低消費％ｉ力化の為ＬＳＩ化が盛んに行なわれるよう
になっており、ＬＳＩ化は少品種多量になる稈経済的で
あるが、従来は、生成多項式が異なる毎にスクランブラ
・デスクランブラの回路構成が異なる為、ＬＳＩ化する
場合各々別Ｉｌ！仁のＬＳＩとなり、不経済と庁る問題
がある。この問題を渭決する方法として、スクランブル
、デスフラノプル処理をマイクロプログラム処理で実行
すること【ζより、任意の生成多項式に対αすることが
考えられる。ところがこのスクランブル、デスクラ／プ
ル辺り理は、ピノ１毎にいくつかの演算をリアルタイム
で実行することが欣求される為、伝送ビットレートがプ
ログラムのザイクルタイムに比べて極めて遅い場合にし
かｉ挽用出来力い問題点がある。
（ｃｌ）発明の目的
本発明は」１記の問題をＷ（決するためになされたもの
で、任意の生成多項式に居、用出来かつ高速伝送ビット
レートしても対応出来るスクランブラ・デスクランブラ
回路の提供を目的としている。
で、任意の生成多項式に居、用出来かつ高速伝送ビット
レートしても対応出来るスクランブラ・デスクランブラ
回路の提供を目的としている。
（ｅ）発明の構成
本発明は上記の目的を達成する為に、Ｎ段のシフトレジ
スタを備えだスクランブラ・デスクランブラ回路におい
て、該Ｎ段のシフトレジスタの最終段の出力より、初段
の出力迄、その前段の出力との排他的論理和をとりその
結果の出力とその父前段の出力との排他的論理和をとる
排他的論理和回路及び、これ等の排他的論理和回路を有
効又はスルーにする手段を制御する生成多項式設定レジ
スタ及び各段のレジスタに初期値を設定する初期値設定
レジスタ及び該初期（ｉＡ設定レジスタの値を各段のレ
ジスタにロードするデコーダを備え、該生成多項式設定
レジスタ、該初期値設定レジスタ、該デコーダはプロセ
ッサのバスに接続されていることを特徴と［７、Ｎ段の
シフトレジスタの帰還すべき出力段は、プロセッサ（以
下ＣＰＵと称す）のバスに接続された該生成多項式設定
レジスタに予め設定して選択出来るようになっており、
このことにＪ：す、任意の生成多項式のスクランブラ・
デスクランブラ回路を構成可能としている。
スタを備えだスクランブラ・デスクランブラ回路におい
て、該Ｎ段のシフトレジスタの最終段の出力より、初段
の出力迄、その前段の出力との排他的論理和をとりその
結果の出力とその父前段の出力との排他的論理和をとる
排他的論理和回路及び、これ等の排他的論理和回路を有
効又はスルーにする手段を制御する生成多項式設定レジ
スタ及び各段のレジスタに初期値を設定する初期値設定
レジスタ及び該初期（ｉＡ設定レジスタの値を各段のレ
ジスタにロードするデコーダを備え、該生成多項式設定
レジスタ、該初期値設定レジスタ、該デコーダはプロセ
ッサのバスに接続されていることを特徴と［７、Ｎ段の
シフトレジスタの帰還すべき出力段は、プロセッサ（以
下ＣＰＵと称す）のバスに接続された該生成多項式設定
レジスタに予め設定して選択出来るようになっており、
このことにＪ：す、任意の生成多項式のスクランブラ・
デスクランブラ回路を構成可能としている。
（ｆ）発明の実施例
以下本発明一実施例につき図に従って説明する。
第２図は本発明の実施例のスクランブラ・デスクランブ
ラ回路の回路図でｇνす、１，２．ＮはＩ、２゜Ｎ段目
の１”Ｆ、２５け初期値設定レジスタ、２６はデユーダ
、２７は生成多項式設定レジスタ、２８〜３１ばＥＸ−
ＯＲ回路、３２〜３４．３８〜４３はアンド回路、３５
〜３７はノット回路、４４はＣＰＵバスを示す。
ラ回路の回路図でｇνす、１，２．ＮはＩ、２゜Ｎ段目
の１”Ｆ、２５け初期値設定レジスタ、２６はデユーダ
、２７は生成多項式設定レジスタ、２８〜３１ばＥＸ−
ＯＲ回路、３２〜３４．３８〜４３はアンド回路、３５
〜３７はノット回路、４４はＣＰＵバスを示す。
第２図のアンド回路３２，３３．３４には、夫々１段目
０ＦＦＩの出力、２段゛目０ＦＦ２の出力、Ｎ段目ＯＦ
Ｆ Ｈの出力と生成多項式設定ｌ／レジスタ７の生成
多項式設定用の出力が人力しており、ＥＸ−ＯＲ回路３
１にはアンド回路３４の出力とその前段のアンド回路の
出力が入力してお１ハ ＪＣＸ −ＯＲ回路３０にはア
ンド回路３３の出力と一つ後段のＥＸ−ＯＲ回路の出力
が入力しており、ＥＸ−ＯＲ回路２９にはアンド回路３
２の出力とＥＸ−ＯＲ回路３０の出力が入力している。
０ＦＦＩの出力、２段゛目０ＦＦ２の出力、Ｎ段目ＯＦ
Ｆ Ｈの出力と生成多項式設定ｌ／レジスタ７の生成
多項式設定用の出力が人力しており、ＥＸ−ＯＲ回路３
１にはアンド回路３４の出力とその前段のアンド回路の
出力が入力してお１ハ ＪＣＸ −ＯＲ回路３０にはア
ンド回路３３の出力と一つ後段のＥＸ−ＯＲ回路の出力
が入力しており、ＥＸ−ＯＲ回路２９にはアンド回路３
２の出力とＥＸ−ＯＲ回路３０の出力が入力している。
従って例えば生成多項式設定レジスタ２７の生成多項式
設定用の２段目の化カイが”０”と設定されていれば、
アンド回路３３の出力はＯ”であり、ＥＸ−ＯＲ回路３
０はスルーになる。
設定用の２段目の化カイが”０”と設定されていれば、
アンド回路３３の出力はＯ”であり、ＥＸ−ＯＲ回路３
０はスルーになる。
逆に生成多項式設定用の２段目の化カイが°１″と設定
されていればアンド回路３３の出力は′１″でありＥＸ
−ＯＲ回路３０は有効とな、る。
されていればアンド回路３３の出力は′１″でありＥＸ
−ＯＲ回路３０は有効とな、る。
ここである生成多項式のスクランブラ・デスクランブラ
回路を構成する方法に付き、第１図に示した生成多項式
がｔ＋ｘ”＋ｘ’＋ｘ”の場合會例にとって説明すると
、ＣＰＵバス４４に接続された生成多項式設定レジスタ
２７に［段目より順番に”ｏｔｏｏｏｏｔｔ″を設定し
ておけば、０と設定された段のアンド回路（１段目を例
にとると３２）の出力は０となり対応するＥＸ−ＯＲ回
路（１段目を例にとると２９）はスルーとなり第１図と
同等の回路となる。
回路を構成する方法に付き、第１図に示した生成多項式
がｔ＋ｘ”＋ｘ’＋ｘ”の場合會例にとって説明すると
、ＣＰＵバス４４に接続された生成多項式設定レジスタ
２７に［段目より順番に”ｏｔｏｏｏｏｔｔ″を設定し
ておけば、０と設定された段のアンド回路（１段目を例
にとると３２）の出力は０となり対応するＥＸ−ＯＲ回
路（１段目を例にとると２９）はスルーとなり第１図と
同等の回路となる。
初期値設定としてはＣＰＵバス４４に接続された初期値
設定レジスタ２５に各段毎の初期値を設定しておき、Ｃ
ＰＵバス４４に接続されたデコーダ２６より初期値ロー
ドパルスヲ発生ｉ１−れば初期ＩＩｔも任意の値に設定
出来る。
設定レジスタ２５に各段毎の初期値を設定しておき、Ｃ
ＰＵバス４４に接続されたデコーダ２６より初期値ロー
ドパルスヲ発生ｉ１−れば初期ＩＩｔも任意の値に設定
出来る。
従って第２図のような構成にしておけば、生成多項式が
かわる度に回路を変更することもなく、任意の生成多項
式と対応出来るので、スクランブラ拳デスクランブル回
路’ｅＬｓＩ化する場合−麺類でよいので安価となる。
かわる度に回路を変更することもなく、任意の生成多項
式と対応出来るので、スクランブラ拳デスクランブル回
路’ｅＬｓＩ化する場合−麺類でよいので安価となる。
又生成多項式設定レジスタ２７．初期値設定レジスタ２
５．デコーダ２６への設定値設定後のスクランブル会デ
スクランブル処理は全てハードウェアで行う為、尚速伝
送ビットレートでも対処可能となる。尚第２図のＩＮ端
子を０レベル又はルベルに固定すれば任意の生成多項式
を有するＰＮ発生器として使用することが出来る。
５．デコーダ２６への設定値設定後のスクランブル会デ
スクランブル処理は全てハードウェアで行う為、尚速伝
送ビットレートでも対処可能となる。尚第２図のＩＮ端
子を０レベル又はルベルに固定すれば任意の生成多項式
を有するＰＮ発生器として使用することが出来る。
（２））発明の効果
以上詳細に説明せる如く本発明によれば、同一のハード
ウェアで、高速伝送ビットレートにも対応出来、かつ任
意の生成多項式の、任意の初期値のスクランブラ・デス
クランブラ回路が得られ。
ウェアで、高速伝送ビットレートにも対応出来、かつ任
意の生成多項式の、任意の初期値のスクランブラ・デス
クランブラ回路が得られ。
スクランブラ書デスクランブラ回路のＬＳＩの場合安価
に出来る効果がある。
に出来る効果がある。
第１図は従来例のスクランブラ・デスクランプランブラ
・デスクランブラ回路の回路図、である＠。ｏ１図中１
．２．７．８． Ｎはｌ、、 ２．７．８． Ｎ段目の
ＩＮ〜２３．３２〜３４．３８〜４３はアンド回路％
２４は初期値設定器、２５は初期値設定レジスタ、２６
はデコーダ、２７は生成多項式設定レジスタ、４４はプ
ロセッサバスを示す口 ４１ 目
・デスクランブラ回路の回路図、である＠。ｏ１図中１
．２．７．８． Ｎはｌ、、 ２．７．８． Ｎ段目の
ＩＮ〜２３．３２〜３４．３８〜４３はアンド回路％
２４は初期値設定器、２５は初期値設定レジスタ、２６
はデコーダ、２７は生成多項式設定レジスタ、４４はプ
ロセッサバスを示す口 ４１ 目
Claims (1)
- Ｎ段のシフトレジスタを備えたスクランブラ・デスクラ
ンブラ回路において、該Ｎ段のシフトレジスタの最終段
の出力より初段の出力迄、その前段の出力との排他的論
理和をとりその結果の出力とその又前段の出力との排他
的論理和なとる排他的論理和和回路及び、これ等の排他
的論理和回路を有効又は無効にする手段を制御する生成
多項式設定レジスタ及び各段のレジスタに初期値を設定
する初期値設定レジスタ及び該初期値設定レジスタの値
を各段のレジスタにロードするデコーダを備え、該生成
多項式設定レジスタ該初期値設定しジスタ該デコーダは
プロセッサのバスに接続されていることを特徴とするス
クランブラ中デスクランブラ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041590A JPS60186148A (ja) | 1984-03-05 | 1984-03-05 | スクランブラ・デスクランブラ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59041590A JPS60186148A (ja) | 1984-03-05 | 1984-03-05 | スクランブラ・デスクランブラ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186148A true JPS60186148A (ja) | 1985-09-21 |
Family
ID=12612634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59041590A Pending JPS60186148A (ja) | 1984-03-05 | 1984-03-05 | スクランブラ・デスクランブラ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0471839A1 (en) * | 1990-03-09 | 1992-02-26 | Motorola Inc | ENCRYPTION APPARATUS. |
| JPH0823331A (ja) * | 1994-07-07 | 1996-01-23 | Murata Mach Ltd | 暗号化通信方法及び装置 |
-
1984
- 1984-03-05 JP JP59041590A patent/JPS60186148A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0471839A1 (en) * | 1990-03-09 | 1992-02-26 | Motorola Inc | ENCRYPTION APPARATUS. |
| JPH0823331A (ja) * | 1994-07-07 | 1996-01-23 | Murata Mach Ltd | 暗号化通信方法及び装置 |
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