JPH0528110A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH0528110A JPH0528110A JP17832691A JP17832691A JPH0528110A JP H0528110 A JPH0528110 A JP H0528110A JP 17832691 A JP17832691 A JP 17832691A JP 17832691 A JP17832691 A JP 17832691A JP H0528110 A JPH0528110 A JP H0528110A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- signal
- instruction
- data
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】バス幅の倍数のデータを１命令サイクルで処理
するようにして、高速にデータ転送する。 【構成】原発振ＣＬＯＣＫからクロックデコーダ１によ
りシステムクロックＳ０，Ｓ１，Ｓ２，Ｓ３を生成す
る。そして、１／Ｎ分周カウンタ２と１／（Ｎ＋１）分
周カウンタ３は、上記ＣＬＯＣＫによってカウントさ
れ、命令によって書換え可能のＳ２延長レジスタ４と、
ロング命令時に発生されるＬＯＮＧ信号によって、上記
両分周カウンタ２，３の出力信号を切換え、データを転
送するシステムサイクルＳ２を延長する。更に、上記両
分周カウンタ２，３のデータに基づいてタイミング回路
９が上記システムサイクルＳ２のタイミングを分割する
ＦＲＡＭＣＫ信号とＬＲＡＭＣＫ信号とを発生する構成
としている。
するようにして、高速にデータ転送する。 【構成】原発振ＣＬＯＣＫからクロックデコーダ１によ
りシステムクロックＳ０，Ｓ１，Ｓ２，Ｓ３を生成す
る。そして、１／Ｎ分周カウンタ２と１／（Ｎ＋１）分
周カウンタ３は、上記ＣＬＯＣＫによってカウントさ
れ、命令によって書換え可能のＳ２延長レジスタ４と、
ロング命令時に発生されるＬＯＮＧ信号によって、上記
両分周カウンタ２，３の出力信号を切換え、データを転
送するシステムサイクルＳ２を延長する。更に、上記両
分周カウンタ２，３のデータに基づいてタイミング回路
９が上記システムサイクルＳ２のタイミングを分割する
ＦＲＡＭＣＫ信号とＬＲＡＭＣＫ信号とを発生する構成
としている。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭ、ＲＡＭに代表
される外部の記憶装置を拡張することのできる演算処理
装置に関する。
される外部の記憶装置を拡張することのできる演算処理
装置に関する。
【０００２】
【従来の技術】一般に、演算処理装置は、その処理能力
に応じて、バス幅が決まっている。また、演算処理を行
う順番を管理するシステムサイクルがあり、各システム
サイクルの１つづつは、装置の動作を決定する意味を持
っている。例えば、データをバスによって転送するサイ
クルや、演算実行するサイクルのように分けられてい
る。そして、上記各システムサイクルのひとまとめを１
命令サイクルと呼ぶ。
に応じて、バス幅が決まっている。また、演算処理を行
う順番を管理するシステムサイクルがあり、各システム
サイクルの１つづつは、装置の動作を決定する意味を持
っている。例えば、データをバスによって転送するサイ
クルや、演算実行するサイクルのように分けられてい
る。そして、上記各システムサイクルのひとまとめを１
命令サイクルと呼ぶ。
【０００３】一方、上記演算処理装置の命令の中には、
転送するデータ長が該演算処理装置のバス幅に対して２
倍の場合もある。この場合、２回の命令サイクルでデー
タを転送し、上記命令を実行している。尚、以下、この
命令をロング命令と呼ぶことにする。
転送するデータ長が該演算処理装置のバス幅に対して２
倍の場合もある。この場合、２回の命令サイクルでデー
タを転送し、上記命令を実行している。尚、以下、この
命令をロング命令と呼ぶことにする。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た演算処理装置においては、上記命令サイクル中のデー
タ転送用のシステムサイクルとバス幅とが固定されてい
るため、上記演算処理装置が持つバス幅より大きいデー
タを転送しようとする場合、該データを転送する２回の
命令サイクルを実行することになり、実行時間が長くな
るという問題があった。
た演算処理装置においては、上記命令サイクル中のデー
タ転送用のシステムサイクルとバス幅とが固定されてい
るため、上記演算処理装置が持つバス幅より大きいデー
タを転送しようとする場合、該データを転送する２回の
命令サイクルを実行することになり、実行時間が長くな
るという問題があった。
【０００５】つまり、１つのデータを転送するだけのた
めに、命令サイクルの実行回数を、そのデータの大きさ
だけ増やさなければならない。従って、上記演算処理装
置をより高速に動作させるためには、余分なシステムサ
イクルを省くことが必要となる。
めに、命令サイクルの実行回数を、そのデータの大きさ
だけ増やさなければならない。従って、上記演算処理装
置をより高速に動作させるためには、余分なシステムサ
イクルを省くことが必要となる。
【０００６】そこでまた、一度にデータを転送させるた
めに、データ長に対応してバス幅を広げることも考えら
れるが、この場合においては回路が大きくなるので、無
駄が多いという問題がある。
めに、データ長に対応してバス幅を広げることも考えら
れるが、この場合においては回路が大きくなるので、無
駄が多いという問題がある。
【０００７】本発明は、斯かる点に鑑みてなされたもの
で、余分なシステムサイクルを省略して実行時間を短縮
すると共に、回路の大型化を防止することを目的とする
ものである。
で、余分なシステムサイクルを省略して実行時間を短縮
すると共に、回路の大型化を防止することを目的とする
ものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明が講じた手段は、システムクロックのタイミ
ングを時分割して、バス幅より長いデータを転送可能に
する。
に、本発明が講じた手段は、システムクロックのタイミ
ングを時分割して、バス幅より長いデータを転送可能に
する。
【０００９】すなわち、請求項１に係る発明が講じた手
段は、命令によってバス幅の倍数のデータを１命令サイ
クルで処理するようにシステムクロックを時分割するた
めの信号を出力するカウンタを備えたシステムクロック
発生回路を内蔵した構成としている。
段は、命令によってバス幅の倍数のデータを１命令サイ
クルで処理するようにシステムクロックを時分割するた
めの信号を出力するカウンタを備えたシステムクロック
発生回路を内蔵した構成としている。
【００１０】具体的に、請求項２に係る発明が講じた手
段は、システムクロックを延長すると共に時分割するた
めの信号を出力するカウンタと、該カウンタの出力信号
を受け、上記システムクロックを延長するシステムクロ
ック延長回路と、上記カウンタの出力信号を受け、延長
されたシステムクロックを分割するタイミング信号を出
力するタイミング回路とを備えたシステムクロック発生
回路を内蔵し、命令によってバス幅の倍数のデータを１
命令サイクルで処理する構成としている。
段は、システムクロックを延長すると共に時分割するた
めの信号を出力するカウンタと、該カウンタの出力信号
を受け、上記システムクロックを延長するシステムクロ
ック延長回路と、上記カウンタの出力信号を受け、延長
されたシステムクロックを分割するタイミング信号を出
力するタイミング回路とを備えたシステムクロック発生
回路を内蔵し、命令によってバス幅の倍数のデータを１
命令サイクルで処理する構成としている。
【００１１】
【作用】上記の構成により、本発明では、カウンタがシ
ステムクロックを延長すると共に、時分割するための信
号を出力し、該カウンタの出力信号を受けてシステムク
ロック延長回路が上記システムクロックを延長する一
方、上記カウンタの出力信号をタイミング回路が受け
て、上記システムクロック延長回路で延長されたシステ
ムクロックを分割するタイミング信号を出力することに
なる。
ステムクロックを延長すると共に、時分割するための信
号を出力し、該カウンタの出力信号を受けてシステムク
ロック延長回路が上記システムクロックを延長する一
方、上記カウンタの出力信号をタイミング回路が受け
て、上記システムクロック延長回路で延長されたシステ
ムクロックを分割するタイミング信号を出力することに
なる。
【００１２】この結果、上記機能によって、バス幅に対
して複数倍のデータの転送を、従来よりも高速に実行す
ることができる。
して複数倍のデータの転送を、従来よりも高速に実行す
ることができる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１４】図１は、本発明を実現するための演算処理
装置に内蔵するクロック発生回路の一例を示すブロック
図である。
装置に内蔵するクロック発生回路の一例を示すブロック
図である。
【００１５】この図１において、１は、原発振ＣＬＯＣ
Ｋを受けてシステムクロックＳ０，Ｓ１，Ｓ２，Ｓ３を
生成するクロックデコーダであって、この各システムク
ロックＳ０，Ｓ１，Ｓ２，Ｓ３がシステムサイクルＳ
０，Ｓ１，Ｓ２，Ｓ３となり、この４つのシステムサイ
クルＳ０，Ｓ１，Ｓ２，Ｓ３のひとまとめで１命令サイ
クルを構成する一方、上記システムサイクルＳ２がデー
タを転送するサイクルとなっている。
Ｋを受けてシステムクロックＳ０，Ｓ１，Ｓ２，Ｓ３を
生成するクロックデコーダであって、この各システムク
ロックＳ０，Ｓ１，Ｓ２，Ｓ３がシステムサイクルＳ
０，Ｓ１，Ｓ２，Ｓ３となり、この４つのシステムサイ
クルＳ０，Ｓ１，Ｓ２，Ｓ３のひとまとめで１命令サイ
クルを構成する一方、上記システムサイクルＳ２がデー
タを転送するサイクルとなっている。
【００１６】２は、１／Ｎ分周カウンタ、３は、１／
（Ｎ＋１）分周カウンタであって、該両分周カウンタ
２，３は、上記ＣＬＯＣＫによってカウントされ、該１
／Ｎ分周カウンタ２はＮ個のＣＬＯＣＫで上記システム
サイクルＳ２（システムクロックＳ２）の延長と時分割
のための信号を出力するカウンタを、上記１／（Ｎ＋
１）分周カウンタ３は（Ｎ＋１）個のＣＬＯＣＫで上記
システムサイクルＳ２（システムクロックＳ２）の延長
と時分割のための信号を出力するカウンタをそれぞれ構
成している。そして、上記１／Ｎ分周カウンタ２の出力
信号は、通常時におけるシステムサイクルＳ２を延長す
る一方、上記１／（Ｎ＋１）分周カウンタ３の出力信号
は、ロング命令時のＬＯＮＧ信号によってシステムサイ
クルＳ２を通常の２倍に延長するように構成されてい
る。
（Ｎ＋１）分周カウンタであって、該両分周カウンタ
２，３は、上記ＣＬＯＣＫによってカウントされ、該１
／Ｎ分周カウンタ２はＮ個のＣＬＯＣＫで上記システム
サイクルＳ２（システムクロックＳ２）の延長と時分割
のための信号を出力するカウンタを、上記１／（Ｎ＋
１）分周カウンタ３は（Ｎ＋１）個のＣＬＯＣＫで上記
システムサイクルＳ２（システムクロックＳ２）の延長
と時分割のための信号を出力するカウンタをそれぞれ構
成している。そして、上記１／Ｎ分周カウンタ２の出力
信号は、通常時におけるシステムサイクルＳ２を延長す
る一方、上記１／（Ｎ＋１）分周カウンタ３の出力信号
は、ロング命令時のＬＯＮＧ信号によってシステムサイ
クルＳ２を通常の２倍に延長するように構成されてい
る。
【００１７】４は、上記システムサイクルＳ２のＳ２延
長レジスタであって、バス５からの命令信号によって書
換え可能に構成されていると共に、バス５からの信号に
よってアクティブされるようになっている。６は、アン
ド回路であって、上記Ｓ２延長レジスタ４の出力信号と
ロング命令時のＬＯＮＧ信号とを受けて出力するように
なっており、７は、組合せ論理回路であって、上記アン
ド回路５の出力信号と、上記各分周カウンタ２，３の出
力信号とを受けて該各分周カウンタ２，３の出力信号を
切換えてシステムサイクルＳ２のＷＡＩＴ信号を上記ク
ロックデコーダ１に出力するように構成されている。そ
して、上記Ｓ２延長レジスタ４とアンド回路６と組合せ
論理回路７とによって上記システムサイクルＳ２（シス
テムクロックＳ２）を延長するシステムクロック延長回
路８が構成されている。
長レジスタであって、バス５からの命令信号によって書
換え可能に構成されていると共に、バス５からの信号に
よってアクティブされるようになっている。６は、アン
ド回路であって、上記Ｓ２延長レジスタ４の出力信号と
ロング命令時のＬＯＮＧ信号とを受けて出力するように
なっており、７は、組合せ論理回路であって、上記アン
ド回路５の出力信号と、上記各分周カウンタ２，３の出
力信号とを受けて該各分周カウンタ２，３の出力信号を
切換えてシステムサイクルＳ２のＷＡＩＴ信号を上記ク
ロックデコーダ１に出力するように構成されている。そ
して、上記Ｓ２延長レジスタ４とアンド回路６と組合せ
論理回路７とによって上記システムサイクルＳ２（シス
テムクロックＳ２）を延長するシステムクロック延長回
路８が構成されている。
【００１８】９は、タイミング回路であって、上記各分
周カウンタ２，３の出力データに基づいて、データの前
半側を転送することを示すＦＲＭＣＫ信号と後半側を転
送することを示すＬＲＭＣＫ信号とを発生し、このＦＲ
ＭＣＫ信号とＬＲＭＣＫ信号とによって上記システムサ
イクルＳ２（システムクロックＳ２）を時分割するよう
に構成されている。
周カウンタ２，３の出力データに基づいて、データの前
半側を転送することを示すＦＲＭＣＫ信号と後半側を転
送することを示すＬＲＭＣＫ信号とを発生し、このＦＲ
ＭＣＫ信号とＬＲＭＣＫ信号とによって上記システムサ
イクルＳ２（システムクロックＳ２）を時分割するよう
に構成されている。
【００１９】次に、上記クロック発生回路の動作につい
て説明する。
て説明する。
【００２０】先ず、クロックデコーダ１は、原発振ＣＬ
ＯＣＫを受けてシステムクロックＳ０，Ｓ１，Ｓ２，Ｓ
３を生成し、この各システムクロックＳ０，Ｓ１，Ｓ
２，Ｓ３がシステムサイクルＳ０，Ｓ１，Ｓ２，Ｓ３と
なる。
ＯＣＫを受けてシステムクロックＳ０，Ｓ１，Ｓ２，Ｓ
３を生成し、この各システムクロックＳ０，Ｓ１，Ｓ
２，Ｓ３がシステムサイクルＳ０，Ｓ１，Ｓ２，Ｓ３と
なる。
【００２１】そして、１／Ｎ分周カウンタ２と１／（Ｎ
＋１）分周カウンタ３とは、上記ＣＬＯＣＫによってカ
ウントされ、該１／Ｎ分周カウンタ２は、Ｎ個のＣＬＯ
ＣＫで信号を出力する一方、上記１／（Ｎ＋１）分周カ
ウンタ３は、（Ｎ＋１）個のＣＬＯＣＫで信号を出力す
る。この１／Ｎ分周カウンタ２と１／（Ｎ＋１）分周カ
ウンタ３との出力信号は、組合せ論理回路７とタイミン
グ回路９と入力し、通常時においては、上記１／Ｎ分周
カウンタ２の出力信号により組合せ論理回路７がＷＡＩ
Ｔ信号をクロックデコーダ１に出力して上記システムサ
イクルＳ２を延長する。
＋１）分周カウンタ３とは、上記ＣＬＯＣＫによってカ
ウントされ、該１／Ｎ分周カウンタ２は、Ｎ個のＣＬＯ
ＣＫで信号を出力する一方、上記１／（Ｎ＋１）分周カ
ウンタ３は、（Ｎ＋１）個のＣＬＯＣＫで信号を出力す
る。この１／Ｎ分周カウンタ２と１／（Ｎ＋１）分周カ
ウンタ３との出力信号は、組合せ論理回路７とタイミン
グ回路９と入力し、通常時においては、上記１／Ｎ分周
カウンタ２の出力信号により組合せ論理回路７がＷＡＩ
Ｔ信号をクロックデコーダ１に出力して上記システムサ
イクルＳ２を延長する。
【００２２】一方、バス５からの信号によってＳ２延長
レジスタ４をアクティブにすると、ロング命令時に発生
されるＬＯＮＧ信号によってアンド回路６が出力し、１
／（Ｎ＋１）分周カウンタ３の出力信号により組合せ論
理回路７がＷＡＩＴ信号をクロックデコーダ１に出力し
て上記システムサイクルＳ２が通常の２倍に延長され
る。
レジスタ４をアクティブにすると、ロング命令時に発生
されるＬＯＮＧ信号によってアンド回路６が出力し、１
／（Ｎ＋１）分周カウンタ３の出力信号により組合せ論
理回路７がＷＡＩＴ信号をクロックデコーダ１に出力し
て上記システムサイクルＳ２が通常の２倍に延長され
る。
【００２３】また、上記１／Ｎ分周カウンタ２と１／
（Ｎ＋１）分周カウンタ３との出力信号によって該両分
周カウンタ２，３のデータに基づいて、タイミング回路
９がデータの前半側を転送することを示すＦＲＭＣＫ信
号と後半側を転送することを示すＬＲＭＣＫ信号とを発
生する。このＦＲＭＣＫ信号とＬＲＭＣＫ信号とによ
り、上記システムサイクルＳ２のタイミングを分割し、
データ長がバス幅より大きい命令でも１命令サイクルで
転送される。
（Ｎ＋１）分周カウンタ３との出力信号によって該両分
周カウンタ２，３のデータに基づいて、タイミング回路
９がデータの前半側を転送することを示すＦＲＭＣＫ信
号と後半側を転送することを示すＬＲＭＣＫ信号とを発
生する。このＦＲＭＣＫ信号とＬＲＭＣＫ信号とによ
り、上記システムサイクルＳ２のタイミングを分割し、
データ長がバス幅より大きい命令でも１命令サイクルで
転送される。
【００２４】図２は、本発明のタイミング図である。こ
の図２において、（ａ）は、従来のロング命令の実行例
を示し、（ｂ）は、本発明におけるロング命令の実行例
を示している。そして、バス幅をｎビットとしたとき、
ｎ＊２ビットロング命令であれば、（ｃ）に示すよう
に、システムサイクルＳ２がｎ＊２ビットに延長され、
（ｄ）及び（ｅ）のようにＦＲＡＭＣＫ信号とＬＲＡＭ
ＣＫ信号とによってｎビットづつ転送する。
の図２において、（ａ）は、従来のロング命令の実行例
を示し、（ｂ）は、本発明におけるロング命令の実行例
を示している。そして、バス幅をｎビットとしたとき、
ｎ＊２ビットロング命令であれば、（ｃ）に示すよう
に、システムサイクルＳ２がｎ＊２ビットに延長され、
（ｄ）及び（ｅ）のようにＦＲＡＭＣＫ信号とＬＲＡＭ
ＣＫ信号とによってｎビットづつ転送する。
【００２５】従って、（ａ）に示すように２命令サイク
ルの実行時間が（ｂ）に示すように１命令サイクルの実
行時間に削減できる。
ルの実行時間が（ｂ）に示すように１命令サイクルの実
行時間に削減できる。
【００２６】尚、本実施例は、２つの分周カウンタ２，
３を設けてシステムサイクルＳ２を２倍に延長するよう
にしたが、本発明は、上記システムサイクルＳ２を３倍
等の整数倍に延長するようにしてもよい。
３を設けてシステムサイクルＳ２を２倍に延長するよう
にしたが、本発明は、上記システムサイクルＳ２を３倍
等の整数倍に延長するようにしてもよい。
【００２７】
【発明の効果】以上のように、本発明によれば、システ
ムクロックを延長すると共に、該システムクロックのタ
イミングを分割するようにしたために、バス幅より長い
データを１の命令サイクルで転送することができるの
で、従来のように複数の命令サイクルで転送している場
合に比して、余分なシステムサイクルを省略することが
できることから、高速にバス幅以上のデータの転送命令
を実行することができるようになる。
ムクロックを延長すると共に、該システムクロックのタ
イミングを分割するようにしたために、バス幅より長い
データを１の命令サイクルで転送することができるの
で、従来のように複数の命令サイクルで転送している場
合に比して、余分なシステムサイクルを省略することが
できることから、高速にバス幅以上のデータの転送命令
を実行することができるようになる。
【００２８】また、バス幅自体を広げることがないの
で、回路の大型化を防止することができる。
で、回路の大型化を防止することができる。
【図１】本発明の演算処理装置に内蔵するクロック発生
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
【図２】本発明のタイミング図である。
１ クロックデコーダ
２ １／Ｎ分周カウンタ
３ １／（Ｎ＋１）分周カウンタ
４ Ｓ２延長レジスタ
８ システムクロック延長回路
９ タイミング回路
Claims (2)
- 【請求項１】 命令によってバス幅の倍数のデータを１
命令サイクルで処理するようにシステムクロックを時分
割するための信号を出力するカウンタを備えたシステム
クロック発生回路を内蔵していることを特徴とする演算
処理装置。 - 【請求項２】 システムクロックを延長すると共に時分
割するための信号を出力するカウンタと、該カウンタの
出力信号を受けて上記システムクロックを延長するシス
テムクロック延長回路と、上記カウンタの出力信号を受
けて延長されたシステムクロックを分割するタイミング
信号を出力するタイミング回路とを備えたシステムクロ
ック発生回路を内蔵し、命令によってバス幅の倍数のデ
ータを１命令サイクルで処理するようにしたことを特徴
とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17832691A JPH0528110A (ja) | 1991-07-18 | 1991-07-18 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17832691A JPH0528110A (ja) | 1991-07-18 | 1991-07-18 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528110A true JPH0528110A (ja) | 1993-02-05 |
Family
ID=16046534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17832691A Pending JPH0528110A (ja) | 1991-07-18 | 1991-07-18 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528110A (ja) |
-
1991
- 1991-07-18 JP JP17832691A patent/JPH0528110A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4748559A (en) | Apparatus for reducing power consumed by a static microprocessor | |
| US4419739A (en) | Decentralized generation of synchronized clock control signals having dynamically selectable periods | |
| US5291528A (en) | Circuit for glitch-free switching of asynchronous clock sources | |
| JPH08278883A (ja) | マイクロプロセッサ | |
| JP2002055732A (ja) | デスキュー回路を有するクロック生成器 | |
| JPH0528110A (ja) | 演算処理装置 | |
| JP3148445B2 (ja) | マルチプレクサ回路 | |
| JPH0439691B2 (ja) | ||
| JP2009009544A (ja) | クロック供給回路及びクロック供給方法 | |
| JP2001035148A (ja) | データ処理装置 | |
| JPH08263285A (ja) | 命令をリアル・タイムで処理する装置または方法 | |
| JPS58166419A (ja) | ワンチツプマイクロコンピユ−タ | |
| JPS63153634A (ja) | デ−タ処理装置 | |
| JP2004078642A (ja) | 割込み制御回路 | |
| JP2757714B2 (ja) | フレームパルス生成回路 | |
| SU1619265A1 (ru) | Микропрограммное устройство управлени | |
| JPS6161138B2 (ja) | ||
| SU1679477A1 (ru) | Генератор функций | |
| JPH0574154A (ja) | マイクロコンピユータ | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JPH04230533A (ja) | 割込制御回路 | |
| JPH0434169B2 (ja) | ||
| JPH03255524A (ja) | 加算回路 | |
| JPH0293757A (ja) | マルチプロセッサ方式 | |
| JPH02280263A (ja) | マイクロプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021008 |