JPS6161138B2 - - Google Patents
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- Publication number
- JPS6161138B2 JPS6161138B2 JP54144754A JP14475479A JPS6161138B2 JP S6161138 B2 JPS6161138 B2 JP S6161138B2 JP 54144754 A JP54144754 A JP 54144754A JP 14475479 A JP14475479 A JP 14475479A JP S6161138 B2 JPS6161138 B2 JP S6161138B2
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- clock
- signal
- circuit
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はゲート制御方式に関し、特に基本的に
は１マシンサイクルごとに１つの機能を実行する
データ処理装置において、特定の機能のみを、例
えば、1/2サイクルで実行する場合のゲート制御
方式に関する。
は１マシンサイクルごとに１つの機能を実行する
データ処理装置において、特定の機能のみを、例
えば、1/2サイクルで実行する場合のゲート制御
方式に関する。
演算処理装置等において、特定の機能ユニツト
のみを1/2サイクルで動作させようとするときに
は、それに関する各種の制御信号を1/2サイクル
毎に、作らなければならない。すなわち、１マシ
ンサイクルを50nsecとした場合でも実質的には
25nsecを１マシンサイクルとして動作させる必
要があつた。
のみを1/2サイクルで動作させようとするときに
は、それに関する各種の制御信号を1/2サイクル
毎に、作らなければならない。すなわち、１マシ
ンサイクルを50nsecとした場合でも実質的には
25nsecを１マシンサイクルとして動作させる必
要があつた。
次に、その例を示す。乗算処理において、演算
数と被演算数のレシジユー（RESIDUE）を作
り、このレシジユーを用いて乗算を行ない、その
結果と乗算処理の結果のレシジユーを比較するこ
とにより誤りを検査することは公知である。乗算
器におけるレシジユー検査回路の例を第１図に示
す。乗算回路はキヤリー・セーブ，アダーで構成
され、演算結果は、キヤリーＣとサムＳとの形で
レジスタＣ―RegとレジスタＳ―Regにセツトさ
れる。第１図において、56ビツトの被乗数
（CAND）と56ビツトの乗数（IER）とを乗算す
るとき、乗数を８ビツトごとの７グループに分
け、第１のサイクルで、その最下位グループから
被乗数に乗ずる。第２のサイクルのとき、次の上
位のグループ８ビツトを被乗数に乗ずると共に、
第１のサイクルで得られた結果を８ビツト分シフ
トした形でそれに加算していく。７サイクル分の
乗算が終了したとき、乗算の結果であるレジスタ
Ｃ―Regの内容は図示しないキヤリー・プロパゲ
ート・アダーに供給されて加算され、最終的な集
計結果が得られる。
数と被演算数のレシジユー（RESIDUE）を作
り、このレシジユーを用いて乗算を行ない、その
結果と乗算処理の結果のレシジユーを比較するこ
とにより誤りを検査することは公知である。乗算
器におけるレシジユー検査回路の例を第１図に示
す。乗算回路はキヤリー・セーブ，アダーで構成
され、演算結果は、キヤリーＣとサムＳとの形で
レジスタＣ―RegとレジスタＳ―Regにセツトさ
れる。第１図において、56ビツトの被乗数
（CAND）と56ビツトの乗数（IER）とを乗算す
るとき、乗数を８ビツトごとの７グループに分
け、第１のサイクルで、その最下位グループから
被乗数に乗ずる。第２のサイクルのとき、次の上
位のグループ８ビツトを被乗数に乗ずると共に、
第１のサイクルで得られた結果を８ビツト分シフ
トした形でそれに加算していく。７サイクル分の
乗算が終了したとき、乗算の結果であるレジスタ
Ｃ―Regの内容は図示しないキヤリー・プロパゲ
ート・アダーに供給されて加算され、最終的な集
計結果が得られる。
さて、結果のレシジユーをサムＳとキヤリーＣ
から作るとき、サムＳ用のレシジユー発生回路と
キヤリーＣ用のレシジユー発生回路により、サム
ＳとキヤリーＣのレシジユーを作り、それらを加
算して、乗算処理の結果のレシジユーとするのが
普通の方法である。
から作るとき、サムＳ用のレシジユー発生回路と
キヤリーＣ用のレシジユー発生回路により、サム
ＳとキヤリーＣのレシジユーを作り、それらを加
算して、乗算処理の結果のレシジユーとするのが
普通の方法である。
ここで、チエツク回路のハード量を減らす為
に、１つのレシジユー発生回路で、例えば１サイ
クルの前半でサムＳのレシジユーを作り、後半の
部分でキヤリーＣのレシジユーを作る方法が考え
られ、本出願人は、特願昭54―143599（特開昭56
―67451）で提案した。
に、１つのレシジユー発生回路で、例えば１サイ
クルの前半でサムＳのレシジユーを作り、後半の
部分でキヤリーＣのレシジユーを作る方法が考え
られ、本出願人は、特願昭54―143599（特開昭56
―67451）で提案した。
第２図ａは1/2サイクルで動作するレシジユー
検査回路の一部、第２図ｂは第２図ａの回路のタ
イムチヤートである。
検査回路の一部、第２図ｂは第２図ａの回路のタ
イムチヤートである。
なお、前記第１図および第２図ａ、第２図ｂの
動作は上記特願昭54―143599（特開昭56―
67451）に説明されているので、ここでは詳細な
説明を省略する。
動作は上記特願昭54―143599（特開昭56―
67451）に説明されているので、ここでは詳細な
説明を省略する。
第２図ａの回路では1/2サイクルの制御信号に
よつて、レシジユー回路への入力を制御しなけれ
ばならない。
よつて、レシジユー回路への入力を制御しなけれ
ばならない。
すなわち、１マシンサイクルを50nsecとした
場合、実質的に25nsecを１マシンサイクルとし
て動作する制御回路を設けなければならず、部分
的に1/2サイクルで動作するレシジユー検査回路
のために、例えばクロツク供給装置に1/2サイク
ル制御信号を作成する制御回路を設けることは装
置を複雑にする。
場合、実質的に25nsecを１マシンサイクルとし
て動作する制御回路を設けなければならず、部分
的に1/2サイクルで動作するレシジユー検査回路
のために、例えばクロツク供給装置に1/2サイク
ル制御信号を作成する制御回路を設けることは装
置を複雑にする。
本発明は、従来通りの１サイクルの制御信号を
用いて部分的に使用される1/2サイクルのゲート
制御信号等を簡単に作成することを目的とし、そ
のため、本発明は１サイクルのクロツクと同期し
て１サイクル毎に反転するクロツク同期信号を作
成する手段と、該クロツク同期信号より一定の遅
延時間をもつた遅延信号を少なくとも１つ作成す
る手段と、上記クロツク同期信号と上記遅延信号
の間および／または上記遅延信号同士の間で論理
演算を行ない１サイクル時間より短い複数の異な
る信号を出力する論理演算手段と、該論理演算手
段からの複数の異なる出力にもとずいて、クロツ
クに同期した１サイクルの制御信号をゲート制御
し１サイクル時間より短い複数の異なるゲート制
御信号を生成する手段とをもうけ、該ゲート制御
信号により１サイクルを複数の区間に分割するこ
とにより、１個の論理機能ユニツトを１サイクル
の間で複数回使用するよう構成したことを特徴と
する。
用いて部分的に使用される1/2サイクルのゲート
制御信号等を簡単に作成することを目的とし、そ
のため、本発明は１サイクルのクロツクと同期し
て１サイクル毎に反転するクロツク同期信号を作
成する手段と、該クロツク同期信号より一定の遅
延時間をもつた遅延信号を少なくとも１つ作成す
る手段と、上記クロツク同期信号と上記遅延信号
の間および／または上記遅延信号同士の間で論理
演算を行ない１サイクル時間より短い複数の異な
る信号を出力する論理演算手段と、該論理演算手
段からの複数の異なる出力にもとずいて、クロツ
クに同期した１サイクルの制御信号をゲート制御
し１サイクル時間より短い複数の異なるゲート制
御信号を生成する手段とをもうけ、該ゲート制御
信号により１サイクルを複数の区間に分割するこ
とにより、１個の論理機能ユニツトを１サイクル
の間で複数回使用するよう構成したことを特徴と
する。
以下、図面より本発明を説明する。第３図ａは
本発明による実施例のレシジユー検査回路の一
部、第３図ｂは第３図ａの回路のタイムチヤート
である。
本発明による実施例のレシジユー検査回路の一
部、第３図ｂは第３図ａの回路のタイムチヤート
である。
第３図ａにおいて、１はサムを保持するレジス
タ、２はキヤリーを保持するレジスタ、３はレシ
ジユー発生回路、４と５は入力ゲート回路、６は
オア回路、７〜９はレジスタ、１０はレシジユー
加算回路、１１は比較回路、１２はクロツクに同
期した１サイクルの制御信号（CONTR―OL
Ｎ）を保持するラツチ、１３はクロツクＡにより
セツトされるラツチAA，１４はクロツクＢによ
りセツトされるラツチBB，１５は排他オア回
路、１６と１７はアンド回路、１８と１９は否定
回路である。
タ、２はキヤリーを保持するレジスタ、３はレシ
ジユー発生回路、４と５は入力ゲート回路、６は
オア回路、７〜９はレジスタ、１０はレシジユー
加算回路、１１は比較回路、１２はクロツクに同
期した１サイクルの制御信号（CONTR―OL
Ｎ）を保持するラツチ、１３はクロツクＡにより
セツトされるラツチAA，１４はクロツクＢによ
りセツトされるラツチBB，１５は排他オア回
路、１６と１７はアンド回路、１８と１９は否定
回路である。
第３図ａの実施例では、ラツチAA１３とラツ
チBB１４を設け、１サイクルのクロツク信号Ａ
によつてラツチAA１３を１サイクル毎に反転さ
せるようにし、クロツクＡより1/2サイクル遅れ
たクロツク信号Ｂに同期してラツチAA１３の出
力をラツチBB１４に受けるようにする。そし
て、ラツチAA１３の出力とラツチBB１４の出力
との間で排他オア回路１５により排他オア論理を
とり、１サイクル内を前半の1/2と後半の1/2に切
り分ける信号SQを作る。
チBB１４を設け、１サイクルのクロツク信号Ａ
によつてラツチAA１３を１サイクル毎に反転さ
せるようにし、クロツクＡより1/2サイクル遅れ
たクロツク信号Ｂに同期してラツチAA１３の出
力をラツチBB１４に受けるようにする。そし
て、ラツチAA１３の出力とラツチBB１４の出力
との間で排他オア回路１５により排他オア論理を
とり、１サイクル内を前半の1/2と後半の1/2に切
り分ける信号SQを作る。
さらに1/2サイクル切り分け信号SQを使用し
て、従来の１サイクルの制御信号CONTROL Ｎ
から１サイクル中の前半の1/2サイクルだけ有効
な信号Ｎ・SQまたは、後半の1/2サイクルだけ有
効な信号Ｎ・を作つて、これによつて入力ゲ
ート回路４または入力ゲート回路５の1/2サイク
ルのゲート制御を行なう。
て、従来の１サイクルの制御信号CONTROL Ｎ
から１サイクル中の前半の1/2サイクルだけ有効
な信号Ｎ・SQまたは、後半の1/2サイクルだけ有
効な信号Ｎ・を作つて、これによつて入力ゲ
ート回路４または入力ゲート回路５の1/2サイク
ルのゲート制御を行なう。
すなわち前半の1/2サイクルでレジスタ１のサ
ムがレシジユー発生回路３に入力され、作成され
たレシジユーがレジスタ７に保持される。
ムがレシジユー発生回路３に入力され、作成され
たレシジユーがレジスタ７に保持される。
次に後半の1/2サイクルでレジスタの内容がレ
ジスタ８に移されるとともに、レジスタ２のキヤ
リーがレシジユー発生回路３に入力され、作成さ
れたレシジユーがレジスタ９に保持される。この
ようにすることにより、1/2サイクルの制御が簡
単になるとともに、1/2サイクル制御信号はクロ
ツクに同期しているのでシステムクロツクを１ク
ロツクづつ、手動で入力しても同期がとれる。ま
た1/2サイクルに切り分ける信号をクロツクを基
にして作ることができるため、例えばクロツク供
給装置から1/2サイクル切り分け信号SQを受けな
くてもすむ。（他装置から信号をもらうと、伝送
特性により波形が歪み、正しく1/2サイクルによ
り切り分けられないことがある。） 第４図ａは本発明の他の実施例の回路、第４図
ｂは第４図ａの回路のタイムチヤートである。第
４図ａにおいて、２０はクロツクＡによりセツト
されるラツチAAA，２１はクロツクＢによりセ
ツトされる、ラツチBBB，２２はクロツクＣによ
りセツトされるラツチCCC，２３と２４は反転
回路、２５〜２７は排他オア回路である。図示を
省略したが、クロツクＡは１サイクルに同期した
クロツク，クロツクＢはクロツクＡより1/3サイ
クルだけ遅延したクロツク、クロツクＣはクロツ
クＢよりさらに1/3サイクルだけ遅延したクロツ
クである。
ジスタ８に移されるとともに、レジスタ２のキヤ
リーがレシジユー発生回路３に入力され、作成さ
れたレシジユーがレジスタ９に保持される。この
ようにすることにより、1/2サイクルの制御が簡
単になるとともに、1/2サイクル制御信号はクロ
ツクに同期しているのでシステムクロツクを１ク
ロツクづつ、手動で入力しても同期がとれる。ま
た1/2サイクルに切り分ける信号をクロツクを基
にして作ることができるため、例えばクロツク供
給装置から1/2サイクル切り分け信号SQを受けな
くてもすむ。（他装置から信号をもらうと、伝送
特性により波形が歪み、正しく1/2サイクルによ
り切り分けられないことがある。） 第４図ａは本発明の他の実施例の回路、第４図
ｂは第４図ａの回路のタイムチヤートである。第
４図ａにおいて、２０はクロツクＡによりセツト
されるラツチAAA，２１はクロツクＢによりセ
ツトされる、ラツチBBB，２２はクロツクＣによ
りセツトされるラツチCCC，２３と２４は反転
回路、２５〜２７は排他オア回路である。図示を
省略したが、クロツクＡは１サイクルに同期した
クロツク，クロツクＢはクロツクＡより1/3サイ
クルだけ遅延したクロツク、クロツクＣはクロツ
クＢよりさらに1/3サイクルだけ遅延したクロツ
クである。
第４図ａの回路によれば、第４図ｂのタイムチ
ヤートからも明らかなように、１サイクル中の1/
３サイクルだけ有効な信号を３種類作成すること
ができる。
ヤートからも明らかなように、１サイクル中の1/
３サイクルだけ有効な信号を３種類作成すること
ができる。
上記したように、本発明によれば１サイクル中
の特定区間だけ有効な信号を簡単に作成すること
ができるので、演算処理装置の中で部分的に使用
されるゲート制御信号のために多数のハードをも
うける必要がなくなり、経済性の向上をもたらす
というすぐれた効果を奏する。
の特定区間だけ有効な信号を簡単に作成すること
ができるので、演算処理装置の中で部分的に使用
されるゲート制御信号のために多数のハードをも
うける必要がなくなり、経済性の向上をもたらす
というすぐれた効果を奏する。
なお、本発明の実施例では乗算回路のレシジユ
ー検査回路におけるゲート制御について説明した
が、本発明はこれに限定されるものではないこと
は明白である。
ー検査回路におけるゲート制御について説明した
が、本発明はこれに限定されるものではないこと
は明白である。
第１図は乗算器におけるレシジユー検査回路の
一例、第２図ａは1/2サイクルで動作するレシジ
ユー検査回路の一部、第２図ｂは第２図ａの回路
のタイムチヤート、第３図ａは本発明による実施
例のレシジユー検査回路の一部、第３図ｂは第３
図ａの回路のタイムチヤート、第４図ａは本発明
の他の実施例の回路、第４図ｂは第４図ａの回路
のタイムチヤートである。 第３図ａにおいて、１２〜１４はラツチ、１５
は排他オア回路、１６と１７はアンド回路、１８
と１９は否定回路であり、第４図ａにおいて、２
０〜２２はラツチ、２３と２４は否定回路、２５
〜２７は排他オア回路である。
一例、第２図ａは1/2サイクルで動作するレシジ
ユー検査回路の一部、第２図ｂは第２図ａの回路
のタイムチヤート、第３図ａは本発明による実施
例のレシジユー検査回路の一部、第３図ｂは第３
図ａの回路のタイムチヤート、第４図ａは本発明
の他の実施例の回路、第４図ｂは第４図ａの回路
のタイムチヤートである。 第３図ａにおいて、１２〜１４はラツチ、１５
は排他オア回路、１６と１７はアンド回路、１８
と１９は否定回路であり、第４図ａにおいて、２
０〜２２はラツチ、２３と２４は否定回路、２５
〜２７は排他オア回路である。
Claims (1)
- 【特許請求の範囲】 １ １サイクルのクロツクと同期して１サイクル
毎に反転するクロツク同期信号を作成する手段
と、該クロツク同期信号より一定の遅延時間をも
つた遅延信号を少なくとも１つ作成する手段と、
上記クロツク同期信号と上記遅延信号の間およ
び／または上記遅延信号同士の間で論理演算を行
ない１サイクル時間より短い複数の異なる信号を
出力する論理演算手段と、該論理演算手段からの
複数の異なる出力にもとずいて、クロツク同期し
た１サイクルの制御信号をゲート制御し１サイク
ル時間より短い複数の異なるゲート制御信号を生
成する手段とをもうけ、該ゲート制御信号により
１サイクルを複数の区間に分割することにより、
１個の論理機能ユニツトを１サイクルの間で複数
回使用するよう構成したことを特徴とするゲート
制御方式。 ２ １サイクルのクロツク信号Ａに同期してラツ
チAAを１サイクル毎に反転させるようにし、当
該クロツク信号Ａより一定の遅延時間をもつたク
ロツク信号Ｂに同期して上記ラツチAAの出力を
ラツチBBに受けるようにして、上記ラツチAAの
出力と上記ラツチBBの出力との間で論理演算を
行ない、該論理演算により得られた信号を用い
て、クロツクに同期した１サイクルの制御信号を
もとに当該制御信号より短い２つのゲート制御信
号を作成し、１サイクルを２区間に分割すること
により、１個の論理機能ユニツトを１サイクルの
間で２回使用するようにしたことを特徴とする特
許請求の範囲第１項記載のゲート制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14475479A JPS5668841A (en) | 1979-11-08 | 1979-11-08 | Gate control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14475479A JPS5668841A (en) | 1979-11-08 | 1979-11-08 | Gate control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668841A JPS5668841A (en) | 1981-06-09 |
| JPS6161138B2 true JPS6161138B2 (ja) | 1986-12-24 |
Family
ID=15369598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14475479A Granted JPS5668841A (en) | 1979-11-08 | 1979-11-08 | Gate control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5668841A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166419A (ja) * | 1982-03-29 | 1983-10-01 | Hitachi Ltd | ワンチツプマイクロコンピユ−タ |
| JPS61221940A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | 乗算器チエツク回路 |
| JPH04107735A (ja) * | 1990-08-29 | 1992-04-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147344A (ja) * | 1974-10-21 | 1976-04-22 | Hitachi Ltd | |
| JPS52116035A (en) * | 1976-03-26 | 1977-09-29 | Hitachi Ltd | Data processing unit |
-
1979
- 1979-11-08 JP JP14475479A patent/JPS5668841A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147344A (ja) * | 1974-10-21 | 1976-04-22 | Hitachi Ltd | |
| JPS52116035A (en) * | 1976-03-26 | 1977-09-29 | Hitachi Ltd | Data processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5668841A (en) | 1981-06-09 |
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