JPH04107735A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04107735A JPH04107735A JP22772590A JP22772590A JPH04107735A JP H04107735 A JPH04107735 A JP H04107735A JP 22772590 A JP22772590 A JP 22772590A JP 22772590 A JP22772590 A JP 22772590A JP H04107735 A JPH04107735 A JP H04107735A
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- JP
- Japan
- Prior art keywords
- circuit
- instruction
- register
- internal bus
- control signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Executing Machine-Instructions (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に命令デコーダ制御
回路に関する。
回路に関する。
従来、半導体集積回路の命令デコーダ制御方式として、
命令コードを一箇所でデコードして各種の制御信号を生
成し、専用配線により各機能ブロックへ送り、制御を行
う方式が多く用いられている。第４図に、レジスタ１３
のブロックと内部バス１４との入出力制御信号のデコー
ド方式の１例を示す。第４図において、命令デコーダブ
ロック１０に入力された命令コード１５は、デコード回
路１１でデコードされ、クロックφ２によってラッチ１
６でラッチされたあと、「内部バス１４からレジスタ１
３への入力許可信号」と、「レジスタ１３から内部バス
１４への出力許可信号」が生成され、それぞれ専用配線
６，７によって、機能ブロック１２へ送られる。機能ブ
ロック１２では、専用配線６，７から送られてくる信号
によって、レジスタ１３と内部バス１４とのデータの入
力および出力を行う。
命令コードを一箇所でデコードして各種の制御信号を生
成し、専用配線により各機能ブロックへ送り、制御を行
う方式が多く用いられている。第４図に、レジスタ１３
のブロックと内部バス１４との入出力制御信号のデコー
ド方式の１例を示す。第４図において、命令デコーダブ
ロック１０に入力された命令コード１５は、デコード回
路１１でデコードされ、クロックφ２によってラッチ１
６でラッチされたあと、「内部バス１４からレジスタ１
３への入力許可信号」と、「レジスタ１３から内部バス
１４への出力許可信号」が生成され、それぞれ専用配線
６，７によって、機能ブロック１２へ送られる。機能ブ
ロック１２では、専用配線６，７から送られてくる信号
によって、レジスタ１３と内部バス１４とのデータの入
力および出力を行う。
尚、第４図において、命令デコーダブロック１０は、命
令コード１５が入力されるデコード回路１１と一対のラ
ッチ１６とを備えている。機能ブロック１２は、レジス
タ１３と、Ｐ、ＮチャネルＭＯＳトランジスタＰ５．Ｎ
５からなるトランジスタスイッチと、Ｐ、ＮチャネルＭ
ＯＳトランジスタＰ６．Ｎ６からなるトランジスタスイ
ッチと、Ｐ、ＮチャネルＭＯ８）ランジスタＰＩ、Ｎ７
からなるトランジスタスイッチと、インバータＧ９゜Ｇ
Ｉ Ｏ，Ｇｌ １．Ｇｌ ２．Ｇｌ ３と、ＮＡＮＤケ
ートＧ８とを備えている。
令コード１５が入力されるデコード回路１１と一対のラ
ッチ１６とを備えている。機能ブロック１２は、レジス
タ１３と、Ｐ、ＮチャネルＭＯＳトランジスタＰ５．Ｎ
５からなるトランジスタスイッチと、Ｐ、ＮチャネルＭ
ＯＳトランジスタＰ６．Ｎ６からなるトランジスタスイ
ッチと、Ｐ、ＮチャネルＭＯ８）ランジスタＰＩ、Ｎ７
からなるトランジスタスイッチと、インバータＧ９゜Ｇ
Ｉ Ｏ，Ｇｌ １．Ｇｌ ２．Ｇｌ ３と、ＮＡＮＤケ
ートＧ８とを備えている。
第５図に、ｎ番目の命令サイクルに「レジスタ１３から
内部バス１４への圧力」、ｎ＋２番目の命令サイクルに
「内部バス１４からレジスタ１３への入力」の命令を行
なったときのタイミング図を示す。
内部バス１４への圧力」、ｎ＋２番目の命令サイクルに
「内部バス１４からレジスタ１３への入力」の命令を行
なったときのタイミング図を示す。
第６図に、内部バス２５との入出力を行う機能ブロック
が４つある（２０〜２３）場合の前述の方式によるバス
入出力制御信号線とブロックとの関係を示す。この場合
、機能ブロック２０，２１゜２２．２３の内部バス入出
力制御を行なうために、８本の専用信号線８５〜Ｓ１２
が必要となる。
が４つある（２０〜２３）場合の前述の方式によるバス
入出力制御信号線とブロックとの関係を示す。この場合
、機能ブロック２０，２１゜２２．２３の内部バス入出
力制御を行なうために、８本の専用信号線８５〜Ｓ１２
が必要となる。
前述した従来の半導体集積回路は、機能ブロック数が多
くなったり、各機能ブロックの機能が複雑ニなると命令
デコータブロックからの制御用の専用信号線本数が多く
なり、チップ面積が大きくなるという欠点がある。
くなったり、各機能ブロックの機能が複雑ニなると命令
デコータブロックからの制御用の専用信号線本数が多く
なり、チップ面積が大きくなるという欠点がある。
本発明の目的は、前記欠点が解決され、専用信号線数を
減少させ、チップ面積が大きくならないようにした半導
体集積回路を提供することにある。
減少させ、チップ面積が大きくならないようにした半導
体集積回路を提供することにある。
本発明の半導体集積回路の構成は、命令デコーダブ四ツ
ク内に１命令サイクル中に時分割で２種類以上の制御信
号を１本の配線により各機能ブロックへ送る回路と、更
に各機能ブロック内に制御信号を時分割で取り込んで使
用する回路とを備えたことを特徴とする。
ク内に１命令サイクル中に時分割で２種類以上の制御信
号を１本の配線により各機能ブロックへ送る回路と、更
に各機能ブロック内に制御信号を時分割で取り込んで使
用する回路とを備えたことを特徴とする。
次に本発明について図面を参照しながら説明する。第１
図は本発明の一実施例の半導体集積回路を示す回路ブロ
ック図である。
図は本発明の一実施例の半導体集積回路を示す回路ブロ
ック図である。
第１図において、本実施例は内部クロックが２相の場合
である。本実施例は、内部バス３０に接続された機能ブ
ロック３２と、命令デコーダブロック３５とを含み、構
成さｈる。ここで、機能ブロック３２は、レジスタ３１
と、時分割された制御信号解読回路５と、Ｐ、Ｎチャネ
ルＭＯ８）ランジスタＰ４．Ｎ４からなるトランジスタ
スイッチと、Ｐ、ＮチャネルＭＯ３）ランジスタＰ２゜
Ｎ２からなるトランジスタスイッチと、Ｐ、Ｎチャネル
ＭＯ８）ランジスタＰ３．Ｎ３からなるトランジスタス
イッチと、インバータＧ６．Ｇ７とを備えている。解読
回路５は、ＮＡＮＤゲートＧ２と、インバータＧ３．Ｇ
４．Ｇ５と、Ｐ、ＮチャネルトランジスタＰＬ、Ｎｌか
らなるトランジスタスイッチとを備えている。命令デコ
ーダブロック３５は、命令コード３３が入力されるデコ
ード回路３４と、ラッチ３６と、２種類の制御信号を時
分割で１本の配線で送る回路３とを備え、デコード回路
３４と回路３との間に、レジスタからレジスタへの出力
許可信号線２が設けられている。回路３は、ＡＮＤゲー
トＧ１４．Ｇ１５と、ＯＲゲートＧ１とを備えている。
である。本実施例は、内部バス３０に接続された機能ブ
ロック３２と、命令デコーダブロック３５とを含み、構
成さｈる。ここで、機能ブロック３２は、レジスタ３１
と、時分割された制御信号解読回路５と、Ｐ、Ｎチャネ
ルＭＯ８）ランジスタＰ４．Ｎ４からなるトランジスタ
スイッチと、Ｐ、ＮチャネルＭＯ３）ランジスタＰ２゜
Ｎ２からなるトランジスタスイッチと、Ｐ、Ｎチャネル
ＭＯ８）ランジスタＰ３．Ｎ３からなるトランジスタス
イッチと、インバータＧ６．Ｇ７とを備えている。解読
回路５は、ＮＡＮＤゲートＧ２と、インバータＧ３．Ｇ
４．Ｇ５と、Ｐ、ＮチャネルトランジスタＰＬ、Ｎｌか
らなるトランジスタスイッチとを備えている。命令デコ
ーダブロック３５は、命令コード３３が入力されるデコ
ード回路３４と、ラッチ３６と、２種類の制御信号を時
分割で１本の配線で送る回路３とを備え、デコード回路
３４と回路３との間に、レジスタからレジスタへの出力
許可信号線２が設けられている。回路３は、ＡＮＤゲー
トＧ１４．Ｇ１５と、ＯＲゲートＧ１とを備えている。
今、命令デコーダブロック３５に入力された命令コード
は、デコード回路３４でデコードされ、ハイアクティブ
の内部バス３０からレジスタ３１への入力許可信号１と
、レジスタ３１から内部バス３０への出力許可信号２と
を作る。回路３は、１命令サイクル中の２相クロックφ
１．φ２によって、信号１，２を時分割で信号線４にの
せる回路であり、信号４を受けて、回路５によって、レ
ジスタ３１と内部バス３０とのデータの入力。
は、デコード回路３４でデコードされ、ハイアクティブ
の内部バス３０からレジスタ３１への入力許可信号１と
、レジスタ３１から内部バス３０への出力許可信号２と
を作る。回路３は、１命令サイクル中の２相クロックφ
１．φ２によって、信号１，２を時分割で信号線４にの
せる回路であり、信号４を受けて、回路５によって、レ
ジスタ３１と内部バス３０とのデータの入力。
出力を行なうトランジスタＮ２．Ｐ２．Ｎ３．Ｐ３のゲ
ート信号を作る。
ート信号を作る。
第２図は、前記第１図の回路において、ｎ番目の命令サ
イクルに「レジスタ３１から内部バス３０への出力」、
ｎ＋２番目の命令サイクルに「内部バス３０からレジス
タ３１への入力」の命令を行なったときのタイミング図
である。このように、命令デコーダブロック３５からの
制御信号線４０１本に時分割で２つの信号をのせること
により、２つの動作を制御することができる。
イクルに「レジスタ３１から内部バス３０への出力」、
ｎ＋２番目の命令サイクルに「内部バス３０からレジス
タ３１への入力」の命令を行なったときのタイミング図
である。このように、命令デコーダブロック３５からの
制御信号線４０１本に時分割で２つの信号をのせること
により、２つの動作を制御することができる。
第３図は、第１図の内部バス３０とのデータ入出力を行
なう機能ブロック４１，４２，４３．４４が合計４つあ
る場合の、前述の方式によるバス入出力制御信号線４と
ブロックとの関係を示すブロック図である。第３図にお
いて、本実施例の場合、機能ブロック４０〜４３の内部
バス人圧力制御を行なうために、必要な専用信号線８１
〜Ｓ４は合計４本となる。
なう機能ブロック４１，４２，４３．４４が合計４つあ
る場合の、前述の方式によるバス入出力制御信号線４と
ブロックとの関係を示すブロック図である。第３図にお
いて、本実施例の場合、機能ブロック４０〜４３の内部
バス人圧力制御を行なうために、必要な専用信号線８１
〜Ｓ４は合計４本となる。
以上説明したように、本発明は、２種類以上の制御信号
を１本の信号配線に時分割でのせることにより、命令デ
コーダブロックから機能ブロックへの制御信号配線を減
らすことができ、多数の信号配線によるチップ面積の増
大を防ぐことができるという効果がある。
を１本の信号配線に時分割でのせることにより、命令デ
コーダブロックから機能ブロックへの制御信号配線を減
らすことができ、多数の信号配線によるチップ面積の増
大を防ぐことができるという効果がある。
第１図は本発明の一実施例の半導体集積回路の主要部を
示す回路図、第２図は第１図の回路の動作を示すタイミ
ング図、第３図は第１図における内部バス入出力制御信
号線と機能ブロックとの関係を示すブロック図、第４図
は従来の半導体集積回路の主要部を示す回路図、第５図
は第４図の回路図の動作を示すタイミング図、第６図は
第４図における内部バス入出力制御信号線と機能ブロッ
クとの関係を示すブロック図である。 ｌ・・・・・・内部バスからレジスタへの入力許可信号
線、２・・・・・・レジスタからレジスタへの出力許可
信号線、３・・・・・・２種類の制御信号を時分割で１
本の配線で送る回路、４，６，７．ＳｌへＳ１２・・・
・・・専用信号線、５・・・・・・時分割された制御信
号解読回路、Ｇｌ・・・・・・ＯＲゲート、Ｇ２．Ｇ８
・・・・・・ＮＡＮＤゲート、Ｇ３．Ｇ４．Ｇ５．Ｇ６
．Ｇ７．Ｇ９゜ＧＩ Ｏ，Ｇｌ １．Ｇｌ ２．Ｇｌ
３・・・・・・インバータ、Ｇ１４．Ｇ１５・・・・・
・ＡＮＤゲート、Ｎ１〜Ｎ７・・・・・・ｎチャネルＭ
ＯＳトランジスタ、Ｐ１〜Ｐ７・・・・・・Ｐチャネル
ＭＯ３）ランジスタ、φ１．φ２゜ｎ・・・・・・チッ
プ内部２相クロツク、１０，３４゜３５・・・・・・命
令デコーダブロック、１１．３４・・・・・・デコード
回路、１２，２０〜２３，３２．４０〜４３・・・・・
・機能ブロック、１３．３１・・・・・・レジスタ、１
４．２５・・・・・・内部バス、１５．３３・・・・・
・命令ド、１６．３６・・・・・・ラッチ。
示す回路図、第２図は第１図の回路の動作を示すタイミ
ング図、第３図は第１図における内部バス入出力制御信
号線と機能ブロックとの関係を示すブロック図、第４図
は従来の半導体集積回路の主要部を示す回路図、第５図
は第４図の回路図の動作を示すタイミング図、第６図は
第４図における内部バス入出力制御信号線と機能ブロッ
クとの関係を示すブロック図である。 ｌ・・・・・・内部バスからレジスタへの入力許可信号
線、２・・・・・・レジスタからレジスタへの出力許可
信号線、３・・・・・・２種類の制御信号を時分割で１
本の配線で送る回路、４，６，７．ＳｌへＳ１２・・・
・・・専用信号線、５・・・・・・時分割された制御信
号解読回路、Ｇｌ・・・・・・ＯＲゲート、Ｇ２．Ｇ８
・・・・・・ＮＡＮＤゲート、Ｇ３．Ｇ４．Ｇ５．Ｇ６
．Ｇ７．Ｇ９゜ＧＩ Ｏ，Ｇｌ １．Ｇｌ ２．Ｇｌ
３・・・・・・インバータ、Ｇ１４．Ｇ１５・・・・・
・ＡＮＤゲート、Ｎ１〜Ｎ７・・・・・・ｎチャネルＭ
ＯＳトランジスタ、Ｐ１〜Ｐ７・・・・・・Ｐチャネル
ＭＯ３）ランジスタ、φ１．φ２゜ｎ・・・・・・チッ
プ内部２相クロツク、１０，３４゜３５・・・・・・命
令デコーダブロック、１１．３４・・・・・・デコード
回路、１２，２０〜２３，３２．４０〜４３・・・・・
・機能ブロック、１３．３１・・・・・・レジスタ、１
４．２５・・・・・・内部バス、１５．３３・・・・・
・命令ド、１６．３６・・・・・・ラッチ。
Claims (1)
- 命令デコーダブロックにおいて２種類以上の制御信号を
１命令サイクル中に時分割して１本の配線で各機能ブロ
ックへ送る回路と、前記各機能ブロックにおいて前記各
制御信号を時分割で取り込んで使用する回路とを備えた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22772590A JPH04107735A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22772590A JPH04107735A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107735A true JPH04107735A (ja) | 1992-04-09 |
Family
ID=16865382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22772590A Pending JPH04107735A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107735A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668841A (en) * | 1979-11-08 | 1981-06-09 | Fujitsu Ltd | Gate control system |
| JPS5719844A (en) * | 1980-07-07 | 1982-02-02 | Nec Corp | Information processing equipment |
-
1990
- 1990-08-29 JP JP22772590A patent/JPH04107735A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668841A (en) * | 1979-11-08 | 1981-06-09 | Fujitsu Ltd | Gate control system |
| JPS5719844A (en) * | 1980-07-07 | 1982-02-02 | Nec Corp | Information processing equipment |
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