JPH0363863A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0363863A JPH0363863A JP1201636A JP20163689A JPH0363863A JP H0363863 A JPH0363863 A JP H0363863A JP 1201636 A JP1201636 A JP 1201636A JP 20163689 A JP20163689 A JP 20163689A JP H0363863 A JPH0363863 A JP H0363863A
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- JP
- Japan
- Prior art keywords
- shift
- length
- data
- bits
- shift register
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 12
- 238000002789 length control Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にシリアルイ
ンタフェース機能を改善するマイクロコンピュータに関
する。
ンタフェース機能を改善するマイクロコンピュータに関
する。
従来、マイクロコンピュータにおけるシリアルインタフ
ェースはデータ長が固定されており、例えば、４ビット
長または８ビット・長等のデータ長が、固定的に用いら
れているのが一般である。
ェースはデータ長が固定されており、例えば、４ビット
長または８ビット・長等のデータ長が、固定的に用いら
れているのが一般である。
上述した従来のマイクロコンピュータにおいては、シリ
アルインタフェースのデータ長が固定されているため、
当該データ長と異なるデータを入出力する場合には、そ
のデータ転送の処理能力が低′下するという欠点がある
。−Ｍとして５データ長が１６ビットのシリアルインタ
フェースを介して９ビットのデータを処理する場合には
、１６ビツ１〜すべてのデータが転送されるまで、次の
データ転送を行うことができない。従って、有効なデー
タ長は９ビットであるにもかかわらず、シフトデータ長
が１６ビットであるために、データ転送を途中にて停止
させることができず、上述のように、データ転送処理能
力が低下するという欠点がある。
アルインタフェースのデータ長が固定されているため、
当該データ長と異なるデータを入出力する場合には、そ
のデータ転送の処理能力が低′下するという欠点がある
。−Ｍとして５データ長が１６ビットのシリアルインタ
フェースを介して９ビットのデータを処理する場合には
、１６ビツ１〜すべてのデータが転送されるまで、次の
データ転送を行うことができない。従って、有効なデー
タ長は９ビットであるにもかかわらず、シフトデータ長
が１６ビットであるために、データ転送を途中にて停止
させることができず、上述のように、データ転送処理能
力が低下するという欠点がある。
本発明のマイクロコンピュータは、ｎ（正の整数）ビッ
トのシフトレジスタと、前記シフトレジスタに入力され
るシフトクロック数を所定のプログラムの実行を介して
ｌビットがらｎビットの範囲において任意に設定するこ
とのできるシフトクロック発生回路と、を含むシリアル
インタフェースを備えて構成される。
トのシフトレジスタと、前記シフトレジスタに入力され
るシフトクロック数を所定のプログラムの実行を介して
ｌビットがらｎビットの範囲において任意に設定するこ
とのできるシフトクロック発生回路と、を含むシリアル
インタフェースを備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、ＣＰＵ１と、シフトレジス
タ２および３と、シフト長制御回路４およびクロック制
御回路５を含むシフトクロック発生回路６と、を備えて
構成されており、上記のシフトレジスタ２および３と、
シフト長制御回路４およびクロック制御回路５を含むシ
フトクロ・ソク発生河路６は、シリアルインタフェース
７を形成している。
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、ＣＰＵ１と、シフトレジス
タ２および３と、シフト長制御回路４およびクロック制
御回路５を含むシフトクロック発生回路６と、を備えて
構成されており、上記のシフトレジスタ２および３と、
シフト長制御回路４およびクロック制御回路５を含むシ
フトクロ・ソク発生河路６は、シリアルインタフェース
７を形成している。
第１図において、本実施例におけるシフトレジスタ２お
よび３のデータ長は１６ビットである。
よび３のデータ長は１６ビットである。
今、−例として９ビット長のデータを本実施例のマイク
ロコンピュータを介してシリアル転送する場合を考える
。ＣＰＵＩにより、所定のプログラムの実行を介して、
端子５１よりシフトレジスタ２に入力されているシリア
ルデータが読み出され、送信端子５３を介して外部にシ
リアルデータを送出するためのシフトレジスタ３に書込
まれる。更に、ＣＰＵＩにより、所定のプログラムの実
行を介して、前記シフト長９ビットが内部バス経由にて
シフト長制御回路４に書込まれて設定され、所定の送信
データが、シフトレジスタ３に書込まれる。
ロコンピュータを介してシリアル転送する場合を考える
。ＣＰＵＩにより、所定のプログラムの実行を介して、
端子５１よりシフトレジスタ２に入力されているシリア
ルデータが読み出され、送信端子５３を介して外部にシ
リアルデータを送出するためのシフトレジスタ３に書込
まれる。更に、ＣＰＵＩにより、所定のプログラムの実
行を介して、前記シフト長９ビットが内部バス経由にて
シフト長制御回路４に書込まれて設定され、所定の送信
データが、シフトレジスタ３に書込まれる。
ＣＰＵＩにより、送信開始のプログラムが実行されると
、シフトクロック発生回路６においては、シフト長９ビ
ットに相当するシフトクロック信号が生成され、シフト
レジスタ３に送られる。
、シフトクロック発生回路６においては、シフト長９ビ
ットに相当するシフトクロック信号が生成され、シフト
レジスタ３に送られる。
シフトレジスタ３においては、上述のように、既に書込
まれている送信データが、前記シフト長９ビットに相当
するシフトクロック信号を介して続出され、９ビット長
の送信データとして端子５３を経由して送信される。従
って、シフトレジスタ３が仮に１６ビット長に固定され
ている場合においても、９ビット長のデータ送信が効率
的に行われる。
まれている送信データが、前記シフト長９ビットに相当
するシフトクロック信号を介して続出され、９ビット長
の送信データとして端子５３を経由して送信される。従
って、シフトレジスタ３が仮に１６ビット長に固定され
ている場合においても、９ビット長のデータ送信が効率
的に行われる。
なお、シフトレジスタ３に対するシフトクロック信号の
供給は、第１図において、クロック制御回路５に端子５
２から入力されるシフトクロックと、マイクロコンピュ
ータの内部において発生されるシフトクロックとの何れ
かによって行われるが、この選択は、ＣＰＵＩによるプ
ログラムの実行を介して行われる。
供給は、第１図において、クロック制御回路５に端子５
２から入力されるシフトクロックと、マイクロコンピュ
ータの内部において発生されるシフトクロックとの何れ
かによって行われるが、この選択は、ＣＰＵＩによるプ
ログラムの実行を介して行われる。
以上、詳細に説明したように、本発明は、シリアルイン
タフェース内において、送信データのシフトデータ長を
、入力データのシフトデータ長に対応して制御Ｎ整する
ことにより、単位時間当りのデータ転送処理能力を向上
させることができるという効果がある。
タフェース内において、送信データのシフトデータ長を
、入力データのシフトデータ長に対応して制御Ｎ整する
ことにより、単位時間当りのデータ転送処理能力を向上
させることができるという効果がある。
る。
図において、↓・・−・・−ＣＰＵ、２，３・・・・・
・シフトレジスタ、４・・・・・・シフト長［ｆ１吋路
、５・・・・・・クロック制御回路、６・・・・・・シ
フトクロック発生回路、７・・・・・・シリアルインタ
フェース。
・シフトレジスタ、４・・・・・・シフト長［ｆ１吋路
、５・・・・・・クロック制御回路、６・・・・・・シ
フトクロック発生回路、７・・・・・・シリアルインタ
フェース。
Claims (1)
- ｎ（正の整数）ビットのシフトレジスタと、前記シフト
レジスタに入力されるシフトクロック数を所定のプログ
ラムの実行を介して１ビットからｎビットの範囲におい
て任意に設定することのできるシフトクロック発生回路
と、を含むシリアルインタフェースを備えることを特徴
とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201636A JPH0363863A (ja) | 1989-08-02 | 1989-08-02 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201636A JPH0363863A (ja) | 1989-08-02 | 1989-08-02 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363863A true JPH0363863A (ja) | 1991-03-19 |
Family
ID=16444365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201636A Pending JPH0363863A (ja) | 1989-08-02 | 1989-08-02 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8293889B2 (en) | 2006-12-22 | 2012-10-23 | Taiwan Textile Research Institute | Water-treatment particle and a method of manufacturing thereof |
| JP2019080740A (ja) * | 2017-10-30 | 2019-05-30 | 株式会社オリンピア | 遊技機 |
-
1989
- 1989-08-02 JP JP1201636A patent/JPH0363863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8293889B2 (en) | 2006-12-22 | 2012-10-23 | Taiwan Textile Research Institute | Water-treatment particle and a method of manufacturing thereof |
| JP2019080740A (ja) * | 2017-10-30 | 2019-05-30 | 株式会社オリンピア | 遊技機 |
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