JPH05165753A - データ制御装置 - Google Patents
データ制御装置Info
- Publication number
- JPH05165753A JPH05165753A JP33227291A JP33227291A JPH05165753A JP H05165753 A JPH05165753 A JP H05165753A JP 33227291 A JP33227291 A JP 33227291A JP 33227291 A JP33227291 A JP 33227291A JP H05165753 A JPH05165753 A JP H05165753A
- Authority
- JP
- Japan
- Prior art keywords
- control
- data
- input
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 ＣＰＵによりデータバスを介して周辺装置を
制御するデータ制御装置において、ビット単位の制御を
高速に行うことを目的とする。 【構成】 あらかじめプログラムされた一連の制御デー
タおよび入出力制御信号とを発生するＣＰＵ１と、複数
ビットのデータを並列に伝達するデータバス２と、バイ
ト単位またはビット単位の制御信号を保持する制御レジ
スタ５とを備え、制御レジスタ５の各ビットは、その保
持データおよびデータバスの信号を入力する布線論理回
路８と、フリップフロップ９とを備えており、データバ
スの信号が活性であるビットのみをセットまたはリセッ
トできることを特徴とする。 【効果】 データバスを介して制御レジスタを読み出す
ことなく、ビット単位で制御レジスタにデータを設定で
きるので、高速の制御ができ、さらに、制御レジスタの
読み出し手段を不要にする効果がある。
制御するデータ制御装置において、ビット単位の制御を
高速に行うことを目的とする。 【構成】 あらかじめプログラムされた一連の制御デー
タおよび入出力制御信号とを発生するＣＰＵ１と、複数
ビットのデータを並列に伝達するデータバス２と、バイ
ト単位またはビット単位の制御信号を保持する制御レジ
スタ５とを備え、制御レジスタ５の各ビットは、その保
持データおよびデータバスの信号を入力する布線論理回
路８と、フリップフロップ９とを備えており、データバ
スの信号が活性であるビットのみをセットまたはリセッ
トできることを特徴とする。 【効果】 データバスを介して制御レジスタを読み出す
ことなく、ビット単位で制御レジスタにデータを設定で
きるので、高速の制御ができ、さらに、制御レジスタの
読み出し手段を不要にする効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵにより周辺装置
を制御するデータ制御装置に関する。
を制御するデータ制御装置に関する。
【０００２】
【従来の技術】従来のデータ制御装置は、図７に示すよ
うに、あらかじめプログラムされた一連の制御データ、
演算制御信号および入出力制御信号を発生するＣＰＵ１
と、データバス２と、演算装置３と、演算結果を保持す
る汎用レジスタ４と、入出力制御信号によりＣＰＵ１と
周辺装置７ａ、７ｂ、７ｃとをデータバスを介して結合
する制御レジスタ５ａ、５ｂ、５ｃおよび状態レジスタ
６とを有する。このようなデータ制御装置では、ＣＰＵ
１のデータの入出力は複数のデータを並列に行ってお
り、例えば周辺装置７ａには制御レジスタ５ａを介して
１バイトの制御データが並列に設定される。一方、制御
データをビット単位で設定する場合は、制御レジスタ５
ｂの内容を汎用レジスタ４に転送した後に演算装置３で
論理演算し、所定のビットをセットまたはリセットして
再度制御レジスタ５ｂに転送していた。
うに、あらかじめプログラムされた一連の制御データ、
演算制御信号および入出力制御信号を発生するＣＰＵ１
と、データバス２と、演算装置３と、演算結果を保持す
る汎用レジスタ４と、入出力制御信号によりＣＰＵ１と
周辺装置７ａ、７ｂ、７ｃとをデータバスを介して結合
する制御レジスタ５ａ、５ｂ、５ｃおよび状態レジスタ
６とを有する。このようなデータ制御装置では、ＣＰＵ
１のデータの入出力は複数のデータを並列に行ってお
り、例えば周辺装置７ａには制御レジスタ５ａを介して
１バイトの制御データが並列に設定される。一方、制御
データをビット単位で設定する場合は、制御レジスタ５
ｂの内容を汎用レジスタ４に転送した後に演算装置３で
論理演算し、所定のビットをセットまたはリセットして
再度制御レジスタ５ｂに転送していた。
【０００３】
【発明が解決しようとする課題】このような従来例で
は、ビット単位の周辺装置の制御に際して、データバス
を介して制御レジスタの読み出しおよび書き込みを行っ
ているので、バイト単位の制御に比較して処理時間が長
くなる欠点がある。また、通常のビット単位の処理に
は、読み出し、演算、書き込みで２〜３命令が必要であ
り、プログラムメモリを多く消費する欠点があった。
は、ビット単位の周辺装置の制御に際して、データバス
を介して制御レジスタの読み出しおよび書き込みを行っ
ているので、バイト単位の制御に比較して処理時間が長
くなる欠点がある。また、通常のビット単位の処理に
は、読み出し、演算、書き込みで２〜３命令が必要であ
り、プログラムメモリを多く消費する欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、ビット単位の制御を高速に行う手段をもつデータ制
御装置を提供することを目的とする。
で、ビット単位の制御を高速に行う手段をもつデータ制
御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、あらかじめプ
ログラムされた一連の制御データおよび入出力制御信号
を発生するＣＰＵと、上記プログラムに応じて複数ビッ
トの制御データを並列に伝達するデータバスと、入出力
制御信号に応じてＣＰＵと被制御装置とをこのデータバ
スを介して結合する制御レジスタとを備えたデータ制御
装置において、上記制御レジスタは、入出力制御信号の
内のセット信号とクロック信号とが入力端に与えられる
第一アンドゲートと、入出力制御信号の内のリセット信
号とクロック信号とが入力端に与えられる第二アンドゲ
ートと、制御データの１ビットが入力端に与えられ、上
記第一アンドゲートおよび上記第二アンドゲートの出力
信号により制御される第一クロックトインバータと、こ
の第一クロックトインバータの出力端が入力端に接続さ
れ、出力端が当該１ビットにかかわる上記制御レジスタ
の出力端であるインバータと、このインバータの出力端
が入力端に接続され、上記第一アンドゲートおよび上記
第二アンドゲートの出力信号により制御され、出力端が
上記インバータの入力端に接続された第二クロックトイ
ンバータとを制御データの各ビット対応に備えたことを
特徴とする。
ログラムされた一連の制御データおよび入出力制御信号
を発生するＣＰＵと、上記プログラムに応じて複数ビッ
トの制御データを並列に伝達するデータバスと、入出力
制御信号に応じてＣＰＵと被制御装置とをこのデータバ
スを介して結合する制御レジスタとを備えたデータ制御
装置において、上記制御レジスタは、入出力制御信号の
内のセット信号とクロック信号とが入力端に与えられる
第一アンドゲートと、入出力制御信号の内のリセット信
号とクロック信号とが入力端に与えられる第二アンドゲ
ートと、制御データの１ビットが入力端に与えられ、上
記第一アンドゲートおよび上記第二アンドゲートの出力
信号により制御される第一クロックトインバータと、こ
の第一クロックトインバータの出力端が入力端に接続さ
れ、出力端が当該１ビットにかかわる上記制御レジスタ
の出力端であるインバータと、このインバータの出力端
が入力端に接続され、上記第一アンドゲートおよび上記
第二アンドゲートの出力信号により制御され、出力端が
上記インバータの入力端に接続された第二クロックトイ
ンバータとを制御データの各ビット対応に備えたことを
特徴とする。
【０００６】
【作用】制御レジスタへのバイト単位の書き込みは、デ
ータバスに制御データを出力した状態で入出力制御信号
Ｃを「１」にすると行われ、制御レジスタへのビット単
位のセットは、データバスの該当ビットに「１」を出力
した状態で入出力制御信号Ｓを「１」にすると行われ、
ビット単位のリセットは、データバスの該当ビットに
「０」を出力した状態で入出力制御信号Ｒを「１」にす
ると行われる。
ータバスに制御データを出力した状態で入出力制御信号
Ｃを「１」にすると行われ、制御レジスタへのビット単
位のセットは、データバスの該当ビットに「１」を出力
した状態で入出力制御信号Ｓを「１」にすると行われ、
ビット単位のリセットは、データバスの該当ビットに
「０」を出力した状態で入出力制御信号Ｒを「１」にす
ると行われる。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成を示すブロック
図である。ＣＰＵ１は、周辺装置７ａ、７ｂ、７ｃを制
御するようあらかじめプログラムされており、一連の制
御データをデータバス２を介して周辺装置７ａ、７ｂ、
７ｃの各々に出力する。周辺装置７ａはバイト単位の制
御信号が入力されて制御される。周辺装置７ｂはビット
単位の複数の制御信号が入力されて制御される。周辺装
置７ｃはバイト単位の制御信号が入力されるとともに、
ＣＰＵ１で読み取られる状態データを出力する。ＣＰＵ
１が出力した制御データは、入出力制御信号によって選
択される制御レジスタ５ｂにビット単位で保持され、周
辺装置７ｂに伝えられる。
して説明する。図１はこの実施例の構成を示すブロック
図である。ＣＰＵ１は、周辺装置７ａ、７ｂ、７ｃを制
御するようあらかじめプログラムされており、一連の制
御データをデータバス２を介して周辺装置７ａ、７ｂ、
７ｃの各々に出力する。周辺装置７ａはバイト単位の制
御信号が入力されて制御される。周辺装置７ｂはビット
単位の複数の制御信号が入力されて制御される。周辺装
置７ｃはバイト単位の制御信号が入力されるとともに、
ＣＰＵ１で読み取られる状態データを出力する。ＣＰＵ
１が出力した制御データは、入出力制御信号によって選
択される制御レジスタ５ｂにビット単位で保持され、周
辺装置７ｂに伝えられる。
【０００８】図２は制御レジスタ５ｂのブロック図であ
る。データバス２はビット毎に端子Ｄ０、Ｄ１、Ｄ２、
Ｄ３に接続され、それぞれ布線論理回路８に入力する。
フリップフロップ９はビット毎の制御信号を保持してお
り、端子Ｑ０、Ｑ１、Ｑ２、Ｑ３が周辺装置７ｂに接続
される。また、フリップフロップ９の出力はデータバス
のビットと論理演算された後にフリップフロップ９のデ
ータ入力になっている。
る。データバス２はビット毎に端子Ｄ０、Ｄ１、Ｄ２、
Ｄ３に接続され、それぞれ布線論理回路８に入力する。
フリップフロップ９はビット毎の制御信号を保持してお
り、端子Ｑ０、Ｑ１、Ｑ２、Ｑ３が周辺装置７ｂに接続
される。また、フリップフロップ９の出力はデータバス
のビットと論理演算された後にフリップフロップ９のデ
ータ入力になっている。
【０００９】図３は制御レジスタ５ｂの１ビット部分の
論理回路図である。図４に示すＣＭＯＳ構造で構成され
るクロックトインバータ１１および１２はその出力が布
線論理接続され、インバータ１３に入力する。インバー
タ１３とクロックトインバータ１２とはフリップフロッ
プを構成し、制御信号を保持するとともに端子Ｑに出力
する。ＣＰＵ１から出力される入出力制御信号はアンド
ゲート１４およびナンドゲート１５の端子Ｃ、Ｓおよび
Ｒに入力される。
論理回路図である。図４に示すＣＭＯＳ構造で構成され
るクロックトインバータ１１および１２はその出力が布
線論理接続され、インバータ１３に入力する。インバー
タ１３とクロックトインバータ１２とはフリップフロッ
プを構成し、制御信号を保持するとともに端子Ｑに出力
する。ＣＰＵ１から出力される入出力制御信号はアンド
ゲート１４およびナンドゲート１５の端子Ｃ、Ｓおよび
Ｒに入力される。
【００１０】すなわち、この実施例は、図１および図３
に示すように、あらかじめプログラムされた一連の制御
データおよび入出力制御信号を発生するＣＰＵ１と、上
記プログラムに応じて複数ビットの制御データを並列に
伝達するデータバス２と、入出力制御信号に応じてＣＰ
Ｕ１と被制御装置とをデータバス２を介して結合する制
御レジスタ５ａ、５ｂ、５ｃとを備え、さらに、本発明
の特徴とする手段として、制御レジスタ５ａ、５ｂ、５
ｃのそれぞれは、入出力制御信号の内のセット信号とク
ロック信号とが入力端に与えられる第一アンドゲートで
あるアンドゲート１４と、入出力制御信号の内のリセッ
ト信号とクロック信号とが入力端に与えられる第二アン
ドゲートであるナンドゲート１５と、制御データの１ビ
ットが入力端に与えられ、アンドゲート１４およびナン
ドゲート１５の出力信号により制御されるクロックトイ
ンバータ１２と、このクロックトインバータ１２の出力
端が入力端に接続され、出力端が当該１ビットにかかわ
る上記制御レジスタ５ａ、５ｂ、５ｃの出力端であるイ
ンバータ１３と、このインバータ１３の出力端が入力端
に接続され、アンドゲート１４およびナンドゲート１５
の出力信号により制御され、出力端がインバータ１３の
入力端に接続されたクロックトインバータ１２とを各ビ
ット対応に備える。
に示すように、あらかじめプログラムされた一連の制御
データおよび入出力制御信号を発生するＣＰＵ１と、上
記プログラムに応じて複数ビットの制御データを並列に
伝達するデータバス２と、入出力制御信号に応じてＣＰ
Ｕ１と被制御装置とをデータバス２を介して結合する制
御レジスタ５ａ、５ｂ、５ｃとを備え、さらに、本発明
の特徴とする手段として、制御レジスタ５ａ、５ｂ、５
ｃのそれぞれは、入出力制御信号の内のセット信号とク
ロック信号とが入力端に与えられる第一アンドゲートで
あるアンドゲート１４と、入出力制御信号の内のリセッ
ト信号とクロック信号とが入力端に与えられる第二アン
ドゲートであるナンドゲート１５と、制御データの１ビ
ットが入力端に与えられ、アンドゲート１４およびナン
ドゲート１５の出力信号により制御されるクロックトイ
ンバータ１２と、このクロックトインバータ１２の出力
端が入力端に接続され、出力端が当該１ビットにかかわ
る上記制御レジスタ５ａ、５ｂ、５ｃの出力端であるイ
ンバータ１３と、このインバータ１３の出力端が入力端
に接続され、アンドゲート１４およびナンドゲート１５
の出力信号により制御され、出力端がインバータ１３の
入力端に接続されたクロックトインバータ１２とを各ビ
ット対応に備える。
【００１１】次に、この実施例の動作を説明する。図５
は図３の論理回路の真理値表を示す。制御レジスタ５ａ
へのバイト単位の書き込みは、データバス２に制御デー
タを出力した状態で入出力制御信号Ｃを「１」にするこ
とにより行われる。制御レジスタ７ｂへのビット単位の
セットは、データバス２の当該ビットに「１」を出力し
た状態で入出力制御信号Ｓを「１」にすることにより行
われ、ビット単位のリセットは、データバスの当該ビッ
トに「０」を出力した状態で入出力制御信号Ｒを「１」
にすることによって行われる。図６は本発明の第二の実
施例のデータ制御装置のデータバスへの入出力部の回路
図を表わす。第一の実施例との相違は、制御レジスタの
保持データとＣＰＵ出力データとのワイヤード演算をデ
ータバス２で行う点である。クロックトバッファ２０お
よびインバータ２１はＣＰＵ１のデータバス出力回路で
あり、クロックトバッファ２２およびインバータ２３は
制御レジスタ５ａ、５ｂ、５ｃのデータバス出力回路、
フリップフロップ２４は制御レジスタ５ａ、５ｂ、５ｃ
である。この実施例は、制御レジスタ７ａ、７ｂ、７ｃ
の保持データを必要に応じてＣＰＵ１から読むことがで
きる利点がある。
は図３の論理回路の真理値表を示す。制御レジスタ５ａ
へのバイト単位の書き込みは、データバス２に制御デー
タを出力した状態で入出力制御信号Ｃを「１」にするこ
とにより行われる。制御レジスタ７ｂへのビット単位の
セットは、データバス２の当該ビットに「１」を出力し
た状態で入出力制御信号Ｓを「１」にすることにより行
われ、ビット単位のリセットは、データバスの当該ビッ
トに「０」を出力した状態で入出力制御信号Ｒを「１」
にすることによって行われる。図６は本発明の第二の実
施例のデータ制御装置のデータバスへの入出力部の回路
図を表わす。第一の実施例との相違は、制御レジスタの
保持データとＣＰＵ出力データとのワイヤード演算をデ
ータバス２で行う点である。クロックトバッファ２０お
よびインバータ２１はＣＰＵ１のデータバス出力回路で
あり、クロックトバッファ２２およびインバータ２３は
制御レジスタ５ａ、５ｂ、５ｃのデータバス出力回路、
フリップフロップ２４は制御レジスタ５ａ、５ｂ、５ｃ
である。この実施例は、制御レジスタ７ａ、７ｂ、７ｃ
の保持データを必要に応じてＣＰＵ１から読むことがで
きる利点がある。
【００１２】
【発明の効果】本発明は、以上説明したように、ＣＰＵ
の周辺装置制御レジスタとしてその保持データとデータ
バスとの布線論理回路を有するレジスタを用いて、デー
タバスを介して制御レジスタを読み出すことなくビット
単位で制御レジスタにデータを設定することができるの
で、周辺装置をビット単位に短時間に制御でき、さらに
制御レジスタの読み出し手段およびビット演算用の演算
回路を不要にする効果がある。
の周辺装置制御レジスタとしてその保持データとデータ
バスとの布線論理回路を有するレジスタを用いて、デー
タバスを介して制御レジスタを読み出すことなくビット
単位で制御レジスタにデータを設定することができるの
で、周辺装置をビット単位に短時間に制御でき、さらに
制御レジスタの読み出し手段およびビット演算用の演算
回路を不要にする効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】図１に含まれる制御レジスタの構成を示すブロ
ック構成図。
ック構成図。
【図３】図２に示す制御レジスタの１ビット部分の構成
を示す回路接続図。
を示す回路接続図。
【図４】図３に含まれるクロックトインバータの構成を
示す回路接続図。
示す回路接続図。
【図５】図１に含まれる制御レジスタの動作を示す真理
値表。
値表。
【図６】データバスへの入出力回路の構成を示す回路接
続図。
続図。
【図７】従来例の構成を示すブロック構成図。
１ ＣＰＵ ２ データバス ３ 演算装置 ４ 汎用レジスタ ５ａ、５ｂ、５ｃ 制御レジスタ ６ 状態レジスタ ７ａ、７ｂ、７ｃ 周辺装置 ８ 布線論理回路 ９、２４ フリップフロップ １１、１２ クロックトインバータ １３、２１、２３ インバータ １４ アンドゲート １５ ナンドゲート ２０、２２ クロックトバッファ
Claims (1)
- 【請求項１】 あらかじめプログラムされた一連の制御
データおよび入出力制御信号を発生するＣＰＵと、 上記プログラムに応じて複数ビットの制御データを並列
に伝達するデータバスと、 入出力制御信号に応じてＣＰＵと被制御装置とをこのデ
ータバスを介して結合する制御レジスタとを備えたデー
タ制御装置において、 上記制御レジスタは、 入出力制御信号の内のセット信号とクロック信号とが入
力端に与えられる第一アンドゲートと、 入出力制御信号の内のリセット信号とクロック信号とが
入力端に与えられる第二アンドゲートと、 制御データの１ビットが入力端に与えられ、上記第一ア
ンドゲートおよび上記第二アンドゲートの出力信号によ
り制御される第一クロックトインバータと、 この第一クロックトインバータの出力端が入力端に接続
され、出力端が当該１ビットにかかわる上記制御レジス
タの出力端であるインバータと、 このインバータの出力端が入力端に接続され、上記第一
アンドゲートおよび上記第二アンドゲートの出力信号に
より制御され、出力端が上記インバータの入力端に接続
された第二クロックトインバータとを１バイト分の制御
データの各ビット対応に備えたことを特徴とするデータ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33227291A JP2692469B2 (ja) | 1991-12-16 | 1991-12-16 | データ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33227291A JP2692469B2 (ja) | 1991-12-16 | 1991-12-16 | データ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165753A true JPH05165753A (ja) | 1993-07-02 |
| JP2692469B2 JP2692469B2 (ja) | 1997-12-17 |
Family
ID=18253094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33227291A Expired - Lifetime JP2692469B2 (ja) | 1991-12-16 | 1991-12-16 | データ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692469B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10377098B2 (en) | 2011-07-07 | 2019-08-13 | Automated Packaging Systems, Inc. | Air cushion inflation machine |
-
1991
- 1991-12-16 JP JP33227291A patent/JP2692469B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10377098B2 (en) | 2011-07-07 | 2019-08-13 | Automated Packaging Systems, Inc. | Air cushion inflation machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692469B2 (ja) | 1997-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4271466A (en) | Direct memory access control system with byte/word control of data bus | |
| US5079693A (en) | Bidirectional FIFO buffer having reread and rewrite means | |
| JPH0219015A (ja) | 多機能フリップフロップ型回路 | |
| JPS61156358A (ja) | バスコンバータ | |
| JPS6118059A (ja) | メモリ回路 | |
| JP2563679B2 (ja) | 双方向入出力信号分離回路 | |
| JP2692469B2 (ja) | データ制御装置 | |
| JPS5952331A (ja) | 機器アドレス設定装置 | |
| KR100237298B1 (ko) | 인터럽트 신호 발생 제어 장치 | |
| KR0118651Y1 (ko) | 피씨와 이미지 프로세서의 인터페이스장치 | |
| KR950014374B1 (ko) | 원-칩 콘트롤러를 채용한 장치를 위한 직접 메모리 액세스(dma) 인식신호 발생회로 | |
| KR910006684Y1 (ko) | 중앙처리장치 신호 제어회로 | |
| KR100244885B1 (ko) | 다중인터럽트통신회로 | |
| JP2003122600A (ja) | ウォッチドッグタイマ装置 | |
| KR0114239Y1 (ko) | 인터럽트 핸들러 회로 | |
| JPS62296637A (ja) | シリアルデ−タの受信装置 | |
| JP3057749B2 (ja) | 入出力ポート | |
| KR930011426B1 (ko) | 마이크로프로그램을 갖는 반도체 집적 회로장치 | |
| JP2664109B2 (ja) | リアルタイムポート | |
| JPH0380354A (ja) | パラレルインターフェース | |
| JPS629431A (ja) | デイジタルデ−タ処理装置 | |
| JPS6379441A (ja) | シリアルデ−タの送受信装置 | |
| JPS6367052A (ja) | シリアルデ−タの送信装置 | |
| JPS5824942A (ja) | デ−タバス | |
| JPS63138591A (ja) | 先入れ先出しメモリ回路 |