JPS59208476A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59208476A JPS59208476A JP58082607A JP8260783A JPS59208476A JP S59208476 A JPS59208476 A JP S59208476A JP 58082607 A JP58082607 A JP 58082607A JP 8260783 A JP8260783 A JP 8260783A JP S59208476 A JPS59208476 A JP S59208476A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- test
- serial data
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、１チツプのマイクロコン１エータ等のような半導体
集積回路装置の動作試験（テスティング）に有効な技術
に関するものである。
ば、１チツプのマイクロコン１エータ等のような半導体
集積回路装置の動作試験（テスティング）に有効な技術
に関するものである。
〔′ｐ７景技術〕
例えば、１チツプのマイクロコンピュータのような半導
体集積回路装置の１１作試験においては、あるテストパ
ターンを入力して、その出力と上記テストパターンに対
する期待値とを比較することによって良否の判定を行う
ものである。ところが、上記方法により内部論理回路の
全をチェックしようとすると、膨大なテストパターンが
必要となりてしまうとう欠点がある。そこで、内部論理
回路に対して直接テストパターンを入力したり、内部論
理回路の信号を直接モニターしたりすることが考えられ
る。しかし、そのためにはテスティングにしか用いられ
ない外部端子が増加するという欠点が生じる。
体集積回路装置の１１作試験においては、あるテストパ
ターンを入力して、その出力と上記テストパターンに対
する期待値とを比較することによって良否の判定を行う
ものである。ところが、上記方法により内部論理回路の
全をチェックしようとすると、膨大なテストパターンが
必要となりてしまうとう欠点がある。そこで、内部論理
回路に対して直接テストパターンを入力したり、内部論
理回路の信号を直接モニターしたりすることが考えられ
る。しかし、そのためにはテスティングにしか用いられ
ない外部端子が増加するという欠点が生じる。
この発明の目的は、外部端子数を増加させることなくテ
ストの効率化を図ることのできる半導体集積回路装置を
提供することにある。
ストの効率化を図ることのできる半導体集積回路装置を
提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、シリアルデータを受けて、所定の入力端子か
ら直接テストパターン信号を内部論理回路に対して供給
し、及び／又は内部論理回路の信号を所定の出力端子に
送出させるテストモード信号を形成するテスト回路を内
蔵させることによって、外部端子数を増加させることな
くテスト効率の向上を達成するものである。
ら直接テストパターン信号を内部論理回路に対して供給
し、及び／又は内部論理回路の信号を所定の出力端子に
送出させるテストモード信号を形成するテスト回路を内
蔵させることによって、外部端子数を増加させることな
くテスト効率の向上を達成するものである。
第１図には、この発明が適用された１チンプのマイクロ
コンピュータのブロックが示されている。
コンピュータのブロックが示されている。
同図において、破線で囲まれた部分の各回路ブロックは
、全体として１チップマイクロコンピュータμＣＯＭを
構成しており、公知の半導体集積回路の製造技術によっ
てシリコンのような１個の半導体基板上において形成さ
れる。
、全体として１チップマイクロコンピュータμＣＯＭを
構成しており、公知の半導体集積回路の製造技術によっ
てシリコンのような１個の半導体基板上において形成さ
れる。
記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。
あり、その主要構成ブロックが代表として例示的に示さ
れている。
Ａはアキエムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＩ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理ユニ
ットである。これらのマイクロプロセッサＣＰＵの構成
は、公知であるので、その詳細な説明を省略する。
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＩ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理ユニ
ットである。これらのマイクロプロセッサＣＰＵの構成
は、公知であるので、その詳細な説明を省略する。
記号Ｉ１０で示されている６は、入出力ボートであり、
その内部にデータ伝譲方向レジスタを含んでいる。また
、記号！で示されているめは二人力専用ボートである。
その内部にデータ伝譲方向レジスタを含んでいる。また
、記号！で示されているめは二人力専用ボートである。
記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付され″る氷凧振動子Ｘ−ｔａｌを
利用して高精度の基準周波ｉ信号を形成する。この基準
周波数信号により、マイクロプロセッサＣＰＵにおいて
必要とされるクロックパルスが形成される。また、上記
基準周波数信号は、タイマーの基準時間パルスとしても
用いられる。
制限されないが、外付され″る氷凧振動子Ｘ−ｔａｌを
利用して高精度の基準周波ｉ信号を形成する。この基準
周波数信号により、マイクロプロセッサＣＰＵにおいて
必要とされるクロックパルスが形成される。また、上記
基準周波数信号は、タイマーの基準時間パルスとしても
用いられる。
このタイマーは、カウンタＣ０ＵＮＴ、プリスケーラＰ
Ｒ及びコントローラＣ０ＮＴとによって構成される。
′ 記号ＲＡＭで示されているのは、ランダム−アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
Ｒ及びコントローラＣ０ＮＴとによって構成される。
′ 記号ＲＡＭで示されているのは、ランダム−アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプロ以上の各回路ブ
ロックは、マイクロプロセッサＣＰＵを中心としバスＢ
ＵＳによって相互に接続されている。このバＸＢＵＳに
は、データバスとアドレスバスとが含まれるものである
。
モリであり、各種情報処理のためのプロ以上の各回路ブ
ロックは、マイクロプロセッサＣＰＵを中心としバスＢ
ＵＳによって相互に接続されている。このバＸＢＵＳに
は、データバスとアドレスバスとが含まれるものである
。
この実施例では、特に制限されないが、上記入力専用ポ
ー）１の外部端子に通常のｉ号しベルよ６高いレベルの
テスティング用シ＋７アルデータを供給し、こ”のシリ
アルデータを受けて所定のテストモード信号を形成して
所定の外部端子からのデス１パターンを内部回路に直接
供給したり、及び／又は内部回路の信号を外部端子に直
接送出させたりするテスト回ｆｉＴｓＴを設けるもので
ある。
ー）１の外部端子に通常のｉ号しベルよ６高いレベルの
テスティング用シ＋７アルデータを供給し、こ”のシリ
アルデータを受けて所定のテストモード信号を形成して
所定の外部端子からのデス１パターンを内部回路に直接
供給したり、及び／又は内部回路の信号を外部端子に直
接送出させたりするテスト回ｆｉＴｓＴを設けるもので
ある。
第２図には、上記テスト回路ＴＳＴの一実施例のブロッ
ク図が示されている。
ク図が示されている。
特に制限さ□れないが、上記のように入力専用ボートに
設けられた外部端子を利用して高レベルとされたシリア
ルデータを供給する場合には、上記高レベル信号にのみ
応答す基レベル検出回路ＬＶを設けて、上記シリアルデ
ータをシフトレジスタＳＲに保持させる。このシフトレ
ジスタＳＲに取り込まれたデータは、パラレルにデコー
ダＤＣＨに送出される。デコーダＤＣＲは、供給された
データにもとすいてテストモード信号を形成する。
設けられた外部端子を利用して高レベルとされたシリア
ルデータを供給する場合には、上記高レベル信号にのみ
応答す基レベル検出回路ＬＶを設けて、上記シリアルデ
ータをシフトレジスタＳＲに保持させる。このシフトレ
ジスタＳＲに取り込まれたデータは、パラレルにデコー
ダＤＣＨに送出される。デコーダＤＣＲは、供給された
データにもとすいてテストモード信号を形成する。
このテストモード信号は、特に制限されないが、ゲート
回路Ｇ１を制御することによって、上記プリスケーラＰ
Ｒの入力信号Ｏ８Ｃを直接にカウンタ回路Ｃ０ＵＮＴの
入力に供給したり、ゲート回路Ｇ２を制御することによ
って、上記プリスケーラＰＲの出力をＹＩＬ接に外部端
子Ｐ２から送出させる等のように、テスティングにおい
て効率的な内部回路に対するテストパターンの供給及び
／又は内部回路の信号の送出を行わせるものである。
回路Ｇ１を制御することによって、上記プリスケーラＰ
Ｒの入力信号Ｏ８Ｃを直接にカウンタ回路Ｃ０ＵＮＴの
入力に供給したり、ゲート回路Ｇ２を制御することによ
って、上記プリスケーラＰＲの出力をＹＩＬ接に外部端
子Ｐ２から送出させる等のように、テスティングにおい
て効率的な内部回路に対するテストパターンの供給及び
／又は内部回路の信号の送出を行わせるものである。
例えば、上記実施例のようにゲート回路Ｇｌを開くテス
トモードにおいては、直接に発振出力（又はＸ−ｔａｌ
端子からのパルス）により、カウンタ回路Ｃ０ＵＮＴを
動作させることができるから、大幅に少ないパルス数に
よってその動作を確認することができる。また、プリス
ケーラＰＲの動作は、ゲート回路Ｇ２を開くことによっ
て、上記パルスに対する分周出力を直接外部端子Ｐ２か
ら送出させることによって確認できる。また、上記カウ
ンタ回路Ｃ０ＵＮＴの出力段側にゲート回路Ｇ３を設け
て、外部端子ｐｔからの信号によって動作させるように
すれば、このカウンタ回路Ｃ０ＵＮＴを−々動作させる
までもな（、等価なタイマー出力を形成することができ
るものである。 同様に、マイクロプロセッサＣＰＵを
構成する各回路に対しても、上記同様なゲート回路又は
マルチプレクサ等のゲート手段を介して選択的にテスト
パターンを供給したり、その内部信号を外部端子に送出
させたりするものである（図示せず）。
トモードにおいては、直接に発振出力（又はＸ−ｔａｌ
端子からのパルス）により、カウンタ回路Ｃ０ＵＮＴを
動作させることができるから、大幅に少ないパルス数に
よってその動作を確認することができる。また、プリス
ケーラＰＲの動作は、ゲート回路Ｇ２を開くことによっ
て、上記パルスに対する分周出力を直接外部端子Ｐ２か
ら送出させることによって確認できる。また、上記カウ
ンタ回路Ｃ０ＵＮＴの出力段側にゲート回路Ｇ３を設け
て、外部端子ｐｔからの信号によって動作させるように
すれば、このカウンタ回路Ｃ０ＵＮＴを−々動作させる
までもな（、等価なタイマー出力を形成することができ
るものである。 同様に、マイクロプロセッサＣＰＵを
構成する各回路に対しても、上記同様なゲート回路又は
マルチプレクサ等のゲート手段を介して選択的にテスト
パターンを供給したり、その内部信号を外部端子に送出
させたりするものである（図示せず）。
（１１シリアルデータを用いてテスト信号を入力するの
で、１つの外部端子により例えばｎビットのデータでは
２”通りもの多数のテストモードにより、内部回路に対
するテストパターンの供給及び／又は内部信号の取り出
しを行うことによって、大幅なテスト効率の向上を達成
することができるという効果が得られる。
で、１つの外部端子により例えばｎビットのデータでは
２”通りもの多数のテストモードにより、内部回路に対
するテストパターンの供給及び／又は内部信号の取り出
しを行うことによって、大幅なテスト効率の向上を達成
することができるという効果が得られる。
（２）シリアルデータの信号レベルと通常動作の信号レ
ベルとを異ならせることによって、通常動作用の外部端
子とテスト用の外部端子との共用化を図った場合には、
その外部端子数が必要最小に抑えることができるという
効果が得られる。半導体集積回路装置における外部端子
の増加は、比較的大きなポンディングパッドを設けるこ
とによって集積度を低下させること、ボンディング工数
を増加させること、パッケージを大型化させること、信
頼性を低下させること等の種々の問題を生じしめるもの
である。
ベルとを異ならせることによって、通常動作用の外部端
子とテスト用の外部端子との共用化を図った場合には、
その外部端子数が必要最小に抑えることができるという
効果が得られる。半導体集積回路装置における外部端子
の増加は、比較的大きなポンディングパッドを設けるこ
とによって集積度を低下させること、ボンディング工数
を増加させること、パッケージを大型化させること、信
頼性を低下させること等の種々の問題を生じしめるもの
である。
（３）上記（１）により、効率的なテストが行われるこ
とによって、テストステップ数の大幅な削減が図られ、
テスト時間の短縮化を達成できるという効果が得られる
。
とによって、テストステップ数の大幅な削減が図られ、
テスト時間の短縮化を達成できるという効果が得られる
。
（４）上記（１）により、テスト結果の信頼性を向上さ
せることができるという効果が得られる。
せることができるという効果が得られる。
（５）１チツプのマイクロコンピュータにおいては、複
雑な情報処理動作の大半を内部回路のみで行い、外部端
子からのテストパターンとその出力信号の対応が直接的
でないから、上記実施例のように内部回路に対する直接
的なテストを行うことによる上記（１）乃至（４）の効
果が大きい。
雑な情報処理動作の大半を内部回路のみで行い、外部端
子からのテストパターンとその出力信号の対応が直接的
でないから、上記実施例のように内部回路に対する直接
的なテストを行うことによる上記（１）乃至（４）の効
果が大きい。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、テスト用端子
は、複数により構成するものであってもよい、この場合
、上記通常の動作に用いる信号端子との共用化を図るこ
とによって、実質的な外部端子数を増加させないように
することができる。また、テスト回路ＴＳＴの具体的回
路構成は、何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、テスト用端子
は、複数により構成するものであってもよい、この場合
、上記通常の動作に用いる信号端子との共用化を図るこ
とによって、実質的な外部端子数を増加させないように
することができる。また、テスト回路ＴＳＴの具体的回
路構成は、何であってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった１チツプのマイクロコンピュータ
に適用した場合について説明したが、これに限定される
ものではなく、マイクロプロセッサ、ゲートアレイで構
成されたロジック回路等の半導体集積回路装置に広く通
用できる。
明をその背景となった１チツプのマイクロコンピュータ
に適用した場合について説明したが、これに限定される
ものではなく、マイクロプロセッサ、ゲートアレイで構
成されたロジック回路等の半導体集積回路装置に広く通
用できる。
第１図は、この発明が通用された１チツプマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
テスト回路の一実施例を示すブロック図である。 μＣＯＭ・・マイクロコンピュータ、ＣＰＵ・・マイク
ロプロセッサ、ＣＰｔＪ−ＣＯＮＴ・・ＣＰＵコントロ
ーラ、ＡＬＵ・・算術論理ユニット、Ａ・・アキュムレ
ータ、Ｘ・・インデックスレジスタ、ＣＣ・・コンディ
シランコードレジスタ、ＳＰ・・スタックポインタ、Ｐ
Ｃｌ、ＰＣＬ・・プログラムカウンタ、ＲＡＭ−−ラン
グ・アクセス・メモリ、ＲＯＭ・・リード・オンリー・
メモリ、Ｉｌｏ・・入出力ポート、■・・入力専用ボー
ト、ｏｓｃ・・発振回路、Ｃ０ＵＮＴ・・カウンタ、Ｃ
０ＮＴ・・コントローラ、ＰＲ・・プリスケーラ、ＢＵ
Ｓ・・バス、ＳＲ・・シフトレジスタ、ＤＣＲ・・デコ
ーダ、０１〜Ｇ３・・ゲー１ 第 １ 図
ピユータの一実施例を示すブロック図、第２図は、その
テスト回路の一実施例を示すブロック図である。 μＣＯＭ・・マイクロコンピュータ、ＣＰＵ・・マイク
ロプロセッサ、ＣＰｔＪ−ＣＯＮＴ・・ＣＰＵコントロ
ーラ、ＡＬＵ・・算術論理ユニット、Ａ・・アキュムレ
ータ、Ｘ・・インデックスレジスタ、ＣＣ・・コンディ
シランコードレジスタ、ＳＰ・・スタックポインタ、Ｐ
Ｃｌ、ＰＣＬ・・プログラムカウンタ、ＲＡＭ−−ラン
グ・アクセス・メモリ、ＲＯＭ・・リード・オンリー・
メモリ、Ｉｌｏ・・入出力ポート、■・・入力専用ボー
ト、ｏｓｃ・・発振回路、Ｃ０ＵＮＴ・・カウンタ、Ｃ
０ＮＴ・・コントローラ、ＰＲ・・プリスケーラ、ＢＵ
Ｓ・・バス、ＳＲ・・シフトレジスタ、ＤＣＲ・・デコ
ーダ、０１〜Ｇ３・・ゲー１ 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、外部端子からの入力されたシリアルデータを受けて
、所定の入力端子から直接テストパターン信号を内部論
理回路に対して供給し、及び／又は内部論理回路の信号
を所定の出力端子に送出させるテストモード信号を形成
するテスト回路を具備することを特徴とする半導体集積
回路装置。 ２、上記テスト回路は、上記シリアルデータに従ったテ
ストモード信号を形成するデコーダ回路と、このテスト
モード信号を受けて、上記入力端子と出力端子と内部論
理回路との間を直接接続するゲート手段とを含むもので
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 ３、上記シリアルデータは、通常の信号レベルより高い
信号レベルとするとともに、その高レベル信号にのみ応
答する入力回路を通して上記テスト回路に入力されるこ
とによって、通常の動作にも用いられる特定の外部端子
と共用されるものであることを特徴とする特許請求の範
囲第１又は第２項記載の半導体集積回路装置。 ４、上記半導体集積回路装置は、１チツプのマイクロコ
ンピュータであることを特徴とする特許請求の範囲第１
、第２又は第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082607A JPS59208476A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082607A JPS59208476A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208476A true JPS59208476A (ja) | 1984-11-26 |
Family
ID=13779158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082607A Pending JPS59208476A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182937A (ja) * | 1986-02-07 | 1987-08-11 | Toshiba Corp | テストモ−ド設定回路 |
| DE3911840A1 (de) * | 1988-09-02 | 1990-03-15 | Mitsubishi Electric Corp | Testschaltung fuer logische schaltungen |
-
1983
- 1983-05-13 JP JP58082607A patent/JPS59208476A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182937A (ja) * | 1986-02-07 | 1987-08-11 | Toshiba Corp | テストモ−ド設定回路 |
| DE3911840A1 (de) * | 1988-09-02 | 1990-03-15 | Mitsubishi Electric Corp | Testschaltung fuer logische schaltungen |
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