JPH09232912A - デジタル・フィルタ - Google Patents

Abstract

(57)【要約】 【課題】内部演算時間を拡張して、レジスタによるホー
ルドタイムが確保され、ラッチ・タイミングが保証され
たデジタル・フィルタを実現する。 【解決手段】２チャンネルのｍビットのデータＬおよび
データＲを入力とするセレクタ回路１と、セレクタ回路
１より出力されるｍビットのデータを一方の入力とする
演算回路２と、クロックＣＬＫ₁ 、ＣＬＫ₂ および選択
制御信号Φ２ｆｓを入力とする計数回路７と、演算回路
２より出力されるｍビットのデータを入力とするレジス
タ（１）３およびレジスタ（２）４を含むレジスタ回路
５と、レジスタ回路５のレジスタ（１）３およびレジス
タ（２）４より出力される２チャンネルのｍビットのデ
ータを入力とするセレクタ回路６とを備えて構成されて
おり、セレクタ回路６より出力されるｍビットのデータ
は、出力端子を介して外部に出力されるとともに、演算
回路２の他方の入力としてフィードバックされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル・フィルタ
に関し、特に複数入力チャンネルを有する演算回路を用
いて形成されるデジタル・フィルタに関する。

【０００２】

【従来の技術】従来の複数チャンネルの複数ビット・デ
ータ入力に対応するデジタル・フィルタの第１の従来例
が、図６のブロック図に示される。図６に示されるよう
に、本従来例は、ｎ（２以上の整数）チャンネルのｍ
（１以上の整数）ビットのデータを入力とするセレクタ
回路１と、セレクタ回路１より出力されるｍビットのデ
ータを一方の入力とする演算回路２と、ｎチャンネルに
対応するクロックを入力とする遅延回路１８と、演算回
路２より出力される演算後のｍビットのデータを入力と
するｍビットのレジスタ（１）３〜レジスタ（ｎ）１３
を含むレジスタ回路５と、レジスタ回路５のレジスタ
（１）３〜レジスタ（ｎ）１３より出力されるｎチャン
ネルのｍビットのデータを入力とするセレクタ回路６と
を備えて構成されており、セレクタ回路６より出力され
るｍビットのデータは、出力端子を介して外部に出力さ
れるとともに、演算回路２の他方の入力としてフィード
バックされる。

【０００３】図６において、外部から入力されるｎチャ
ンネルのｍビットのデータ（１）〜（ｎ）はセレクタ回
路１に入力され、外部からセレクタ回路１に入力される
選択制御信号Φ２ｆｓにより制御されて、各チャンネル
のデータは時分割されて出力される。セレクタ回路１よ
り出力される時分割されたｍビットのデータは、演算回
路２の一方の入力端に入力され、ｎチャンネルのレジス
タ（１）３〜レジスタ（ｎ）１３より出力されるｍビッ
トのデータを、セレクタ回路６において選択制御信号Φ
２ｆｓにより再度時分割し、演算回路２の他の入力端に
フィードバックして入力されるｍビットのデータととも
に演算処理される。演算回路２による演算結果として出
力されるｍビットのデータは、各チャンネル別に対応す
るレジスタ（１）３〜（ｎ）１３にラッチされる。その
際のラッチ用のクロックは、外部から入力されるｎチャ
ンネルに対応するｎ本のクロックＣＬＫ₁ 〜ＣＬＫ
_n が、遅延回路３において所定時間遅延されて出力され
て、それぞれレジスタ（１）３〜レジスタ（ｎ）１３に
供給されるクロックである。各チャンネルごとに設けら
れているレジスタ（１）３〜レジスタ（ｎ）１３に保持
されているｍビットのデータは、セレクタ回路６に入力
され、外部から入力される選択制御信号Φ２ｆｓにより
再度時分割されて出力され、前述のように、当該ｍビッ
トのデータは出力端子を介して外部に出力されるととも
に、演算回路２の他方の入力としてフィードバックされ
る。セレクタ回路１とセレクタ回路６に対して入力され
る選択制御信号Φ２ｆｓは、両セレクタ回路に対して共
通して入力される制御信号であり、これにより、演算回
路２に対しては、同一チャンネルのデータが同時に入力
される。

【０００４】図７（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、本従来例にお
いて、入力データが２チャンネルの場合を例として示し
た動作タイミング図である（入力データが２チャンネル
の場合、以下の説明においては、当該２チャンネルのデ
ータをデータＬおよびデータＲとして表現し、図６のレ
ジスタ回路５は、レジスタ（１）およびレジスタ（２）
により形成され、外部より入力されるクロックはＣＬＫ
1 およびＣＬＫ2 より成るものとする）。図７におい
て、データＬおよびデータＲは２チャンネルのデータで
あり、ＣＬＫ₁ およびＣＬＫ₂ はレジスタ回路５に入力
されるクロック、Φ２ｆｓは選択制御信号であり、クロ
ックＣＬＫ₁ およびＣＬＫ₂ の立ち下がりと選択制御信
号Φ２ｆｓの変化点とは同期している（図７（ｇ）にお
けるＡ、Ｂ参照）。データＬを形成するデータＬ₀ 、Ｌ
₁ 、Ｌ₂ 、Ｌ₃ 、…およびデータＲを形成するデータＲ
₀ 、Ｒ₁ 、Ｒ₂ 、Ｒ₃ 、…は、選択制御信号Φ２ｆｓに
より時分割されてデータＳ（図７（ｈ）参照）のタイミ
ングで演算回路２に入力される。演算回路２において演
算されて出力されるｍビットのデータは、クロックＣＬ
Ｋ₁ の立ち上がりにおいてラッチされる（図７（ｈ）に
おけるＣ参照）。その際に、ラッチのタイミングが、ク
ロックＣＬＫ₁ の立ち上がりのタイミングでは、演算回
路２における演算時間Ｔ_m1が不足する場合には、外部か
らのクロックＣＬＫ₁ およびクロックＣＬＫ₂ の入力に
対応して遅延回路３を設けることにより、これらのクロ
ックに遅時時間を与えてＣＬＫ₁ ’およびＣＬＫ₂ ’を
生成してレジスタ回路５に供給することにより、ラッチ
のタイミングに遅れを持たせている（図７（ｈ）におけ
るＥ、Ｔ_m1参照）。

【０００５】図８は、従来の複数チャンネルの複数ビッ
ト・データ入力に対応するデジタル・フィルタの第２の
従来例のブロック図である。図８に示されるように、本
従来例は、ｎチャンネルのｍビットのデータを入力とす
るセレクタ回路１と、セレクタ回路１より出力されるｍ
ビットのデータを一方の入力とする演算回路２と、演算
回路２より出力される演算後のｍビットのデータを入力
とする遅延回路１９と、遅延回路１９より出力されるｍ
ビットのデータを入力とするｍビットのレジスタ（１）
３〜レジスタ（ｎ）１３を含むレジスタ回路５と、レジ
スタ回路５のレジスタ（１）３〜レジスタ（ｎ）１３よ
り出力されるｎチャンネルのｍビットのデータを入力と
するセレクタ回路６とを備えて構成されており、セレク
タ回路６より出力されるｍビットのデータは、前述の第
１の従来例の場合と同様に、出力端子を介して外部に出
力されるとともに、演算回路２の他方の入力としてフィ
ードバックされる。図６との対比により明らかなよう
に、前述の第１の従来例の場合とは異なり、本従来例の
構成要素としては、遅延回路１９がラッチ用のクロック
入力に対する遅延用として用いられているのではなく、
演算回路２より演算出力されるデータ入力に対して設け
られていることである。

【０００６】図８において、外部から入力されるｎチャ
ンネルのｍビットのデータ（１）〜（ｎ）はセレクタ回
路１に入力され、外部からセレクタ回路１に入力される
選択制御信号Φ２ｆｓにより制御されて、各チャンネル
のデータは時分割されて出力される。セレクタ回路１よ
り出力される時分割されたｍビットのデータは、演算回
路２の一方の入力端に入力され、遅延回路１９、ｎチャ
ンネルのレジスタ（１）３〜レジスタ（ｎ）１３より出
力されるｍビットのデータを、セレクタ回路６において
選択制御信号Φ２ｆｓにより再度時分割して、演算回路
２の他の入力端にフィードバックして入力されるｍビッ
トのデータとともに演算処理される。演算回路２による
演算結果として出力されるｍビットのデータは、遅延回
路１９において所定時間遅延されて出力され、クロック
ＣＬＫ₁ 、クロックＣＬＫ₂ 、………、ＣＬＫ_n を介し
て、各チャンネル別に対応するレジスタ（１）３〜レジ
スタ（ｎ）１３にラッチされる。本従来例においては、
演算後のデータに対して遅延回路４により遅延時間を与
えることにより、クロックＣＬＫ₁ 、クロックＣＬ
Ｋ₂ 、………、ＣＬＫ_n の立ち下がり時点におけるラッ
チのホールドタイムが確保されるように回路が構成され
てる。各チャンネルのレジスタ（１）３〜レジスタ
（ｎ）１３に保持されているｍビットのデータは、セレ
クタ回路６に入力され、外部から入力される選択制御信
号Φ２ｆｓにより再度時分割されて出力され、前述のよ
うに、当該ｍビットのデータは出力端子を介して外部に
出力されるとともに、演算回路２の他方の入力としてフ
ィードバックされる。セレクタ回路１とセレクタ回路６
に対して入力される選択制御信号Φ２ｆｓは、前述の第
１の従来例と同様に、両セレクタ回路に対して共通して
入力される制御信号であり、これにより、演算回路２に
対しては、同一チャンネルのデータが同時に入力され
る。

【０００７】図９（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本従来例において、入
力データが２チャンネルの場合を例として示した動作タ
イミング図である（以下、第１の従来例の場合と同様
に、入力データが２チャンネルの場合、以下の説明にお
いては、当該２チャンネルのデータをデータＬおよびデ
ータＲとして表現し、図６のレジスタ回路５は、レジス
タ（１）およびレジスタ（２）により形成され、外部よ
り入力されるクロックはＣＬＫ1 およびＣＬＫ2 より成
るものとする）。図９において、データＬおよびデータ
Ｒは２チャンネルのデータであり、ＣＬＫ₁ およびＣＬ
Ｋ₂ はレジスタ回路５に入力されるクロック、Φ２ｆｓ
は選択制御信号であり、前述の第１の従来例の場合と同
様である。しかし、本従来例においては演算回路２にお
ける演算時間を拡張するために、レジスタ回路５におけ
るラッチ・タイミングは、クロックＣＬＫ₁ およびＣＬ
Ｋ₂ の立ち下がり点（図９（ｃ）、（ｄ）および（ｅ）
におけるＡ、Ｂ参照）としている。データＬおよびデー
タＲの演算回路２に対する入力タイミングに対応する選
択制御信号Φ２ｆｓの立ち下がりと、クロックＣＬＫ₁
およびＣＬＫ₂ の立ち下がり点が同期しているために、
演算後のデータに対して遅延回路４により所定の遅延時
間を与えてレジスタ回路５に供給することにより、クロ
ックＣＬＫ₁ およびＣＬＫ₂ の立ち下がりの時点におけ
るラッチのホールドタイムが確保されている（図９
（ｆ）および（ｇ）におけるＢ、Ｃ、Ｔ_m3参照）。

【０００８】

【発明が解決しようとする課題】上述した従来のデジタ
ル・フィルタにおいては、第１の従来例の場合には、外
部から入力されるクロックに遅延時間を与えるために遅
延回路が設けられており、演算回路より出力される演算
出力データを、遅延されたクロックの立ち上がりでラッ
チする構成となっている。このために、複数チャンネル
のデータがセレクタ回路１において時分割されて演算回
路２に入力される際に必要とされる最大時間はＴ_in＝Ｔ
_Φ2fs ／ｎ（Ｔ_Φ2fs は、選択制御信号Φ２ｆｓの周
期）であるが、クロックＣＬＫ₁ 〜ＣＬＫ_n に立ち上が
りにおいてデータがラッチされると、演算可能な時間は
（Ｔ_in／２）＋αとなる。ここで、αは遅延回路３によ
るクロックＣＬＫ₁ 〜ＣＬＫ_n に対する遅延時間であ
る。この演算可能時間内において演算が終了し、レジス
タ５において安定したデータがラッチされることが必要
条件である。しかしながら、本発明における検証によ
り、使用条件９７°Ｃ、供給電圧２．７Ｖ（電源電圧
３．０Ｖ時）という最悪条件において演算が行われた場
合のキャリーが、１ビット伝播するのに要した時間は
２．１ｎｓであった。この使用条件においては、１チャ
ンネルの入力データが多ビット（ここでは２５ビットの
場合とする）により形成される場合には、演算時におけ
るキャリーの伝播時間が増大し、データが確定されるま
でに５０ｎｓ以上の時間が必要となる。ここで、Ｔ_in＝
８０ｎｓであるものとすると、（Ｔ_in／２）＋α＝４０
＋α（ｎｓ）となり、演算が終了する前にデータがラッ
チされるという状態となり、この場合には、誤ったデー
タがレジスタ回路５に保持されるという事態が生じる。
即ち、入力データが多ビットにて形成される場合には、
演算回路における演算時間が不足して、正常動作を期待
することができないという欠点がある。

【０００９】更にまた、第２の従来例の場合には、選択
制御信号Φ２ｆｓのとクロックＣＬＫ₁ 〜ＣＬＫ_n は相
互に同期した信号ではあるが、これらの信号の外部にお
ける配線容量およびゲート容量等の負荷は、各信号によ
って異なっているために、本ブロックに到達する際の各
信号のスキューは保証されていない。そのために、クロ
ックＣＬＫ₁ 〜ＣＬＫ_n が、演算後において遅延させた
データよりも更に遅延している場合には、ホールドタイ
ムを確保することが不可能になるという欠点がある。

【００１０】

【課題を解決するための手段】第１の発明のデジタル・
フィルタは、ｎチャンネルのｍビットのデータを入力
し、所定の選択制御信号を介して当該データを時分割処
理して出力する第１のセレクタ回路と、外部からのｎ個
のクロック信号と前記選択制御信号に対応する原選択制
御信号とを入力して、計数処理を介して前記選択制御信
号を生成して出力する計数回路と、前記第１のセレクタ
回路より出力されるデータを一方の入力端に入力し、所
定の帰還データを他方の入力端に入力して演算処理を行
う演算回路と、前記クロック信号を介して、前記演算回
路より出力されるデータをラッチするｎ個のレジスタを
含むレジスタ回路と、前記ｎ個のレジスタより出力され
るデータを入力し、前記選択制御信号を介して当該デー
タを時分割処理して所望データとして外部に出力すると
ともに、当該所望データを、前記帰還データとして前記
演算回路に帰還入力する第２のセレクタ回路と、を備え
て構成されることを特徴としている。

【００１１】なお、第１の発明において、前記計数回路
は、前記ｎ個のクロックを入力し、これらのクロックの
論理和をとりクロックとして出力するＯＲ回路と、デー
タ入力端子に前記原選択制御信号が入力され、クロック
入力端子に前記ＯＲ回路より出力されるクロックが入力
される第１のフリップフロップと、前記ＯＲ回路より出
力されるクロックを反転して出力するインバータと、デ
ータ入力端子に前記第１のフリップフロップの正データ
出力端子より出力されるデータが入力され、クロック入
力端子に前記インバータより出力される反転クロックが
入力されて、負データ出力端子より前記選択制御信号を
出力する第２のフリップフロップとを備えて構成しても
よい。

【００１２】また、第２の発明のデジタル・フィルタ
は、ｎチャンネルのｍビットのデータを入力し、所定の
選択制御信号を介して当該データを時分割処理して出力
する第１のセレクタ回路と、外部からのｎ個のクロック
信号を入力して、計数処理を介して前記選択制御信号を
生成して出力する計数回路と、前記第１のセレクタ回路
より出力されるデータを一方の入力端に入力し、所定の
帰還データを他方の入力端に入力して演算処理を行う演
算回路と、前記クロック信号を介して、前記演算回路よ
り出力されるデータをラッチするｎ個のレジスタを含む
レジスタ回路と、前記ｎ個のレジスタより出力されるデ
ータを入力し、前記選択制御信号を介して当該データを
時分割処理して所望データとして外部に出力するととも
に、当該所望データを、前記帰還データとして前記演算
回路に帰還入力する第２のセレクタ回路とを備えて構成
されることを特徴としている。

【００１３】なお、第２の発明において、前記計数回路
は、前記ｎ個のクロックを入力し、これらのクロックの
論理和をとりクロックとして出力するＯＲ回路と、デー
タ入力端子に所定の帰還データが入力され、クロック入
力端子に前記ＯＲ回路より出力されるクロックが入力さ
れる第１のフリップフロップと、前記ＯＲ回路より出力
されるクロックを反転して出力するインバータと、デー
タ入力端子に前記第１のフリップフロップの正データ出
力端子より出力されるデータが入力され、クロック入力
端子に前記インバータより出力される反転クロックが入
力されて、正データ出力端子より前記帰還データを出力
するとともに、負データ出力端子より前記選択制御信号
を出力する第２のフリップフロップとを備えて構成して
もよい。

【００１４】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１５】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
２チャンネルのｍビットのデータＬおよびデータＲを入
力とするセレクタ回路１と、セレクタ回路１より出力さ
れるｍビットのデータを一方の入力とする演算回路２
と、外部からのクロックＣＬＫ₁ 、ＣＬＫ₂ および選択
制御信号Φ２ｆｓを入力とする計数回路７と、演算回路
２より出力される演算後のｍビットのデータを入力とす
るｍビットのレジスタ（１）３およびレジスタ（２）４
を含むレジスタ回路５と、レジスタ回路５のレジスタ
（１）３およびレジスタ（２）４より出力される２チャ
ンネルのｍビットのデータを入力とするセレクタ回路６
とを備えて構成されており、セレクタ回路６より出力さ
れるｍビットのデータは、出力端子を介して外部に出力
されるとともに、演算回路２の他方の入力としてフィー
ドバックされる。

【００１６】図１において、外部から入力される２チャ
ンネルのｍビットのデータＬおよびデータＲはセレクタ
回路１に入力される。また外部からの２チャンネルに対
応するクロックＣＬＫ₁ 、ＣＬＫ₂ および選択制御信号
Φ２ｆｓが計数回路７に入力されており、当該選択制御
信号Φ２ｆｓはクロックを介して計数処理され、計数処
理された選択制御信号Φ２ｆｓ’はセレクタ回路１およ
びセレクタ回路６に入力される。この計数回路７は、図
２に示されるように、フリップフロップ８および９と、
ＯＲ回路１０と、インバータ１１とを備えて構成されて
おり、２チャンネルに対応するクロックＣＬＫ₁ および
ＣＬＫ₂ はＣＲ回路１０に入力されて論理和がとられ、
その論理和出力は、クロックとしてフリップフロップ８
のクロック入力端子およびインバータ１１により反転さ
れてフリップフロップ９のクロック入力端子に入力され
る。また、選択制御信号Φ２ｆｓは、フリップフロップ
８のデータ入力端子に入力され、ＯＲ回路１０のＣＬＫ
₁ およびＣＬＫ₂ の論理和出力によるクロックを介して
正出力端子から出力されるデータは、フリップフロップ
９のデータ入力端子に入力される。フリップフロップ９
のクロック入力端子には、ＣＬＫ₁ およびＣＬＫ₂ の論
理和出力によるクロックの反転クロックが入力されてお
り、この反転クロックを介して、フリップフロップ９の
負出力端子からは選択制御信号Φ２ｆｓ’が出力され
て、前述のように、セレクタ回路１およびセレクタ回路
６に入力される。

【００１７】セレクタ回路１においては、選択制御信号
Φ２ｆｓ’により制御されて、２チャンネルのｍビット
のデータＬおよびデータＲは時分割されて出力される。
この時分割されたデータＬおよびデータＲは、演算回路
２の一方の入力端に入力され、２チャンネルのレジスタ
（１）３およびレジスタ（２）４より出力されるｍビッ
トのデータを、セレクタ回路６において選択制御信号Φ
２ｆｓ‘により再度時分割して、演算回路２の他の入力
端にフィードバックして入力されるｍビットのデータと
ともに演算処理される。演算回路２より演算出力される
ｍビットのデータは、各チャンネル別に対応するレジス
タ（１）３およびレジスタ（２）４にラッチされる。そ
の際のラッチ用のクロックは、外部から入力される２チ
ャンネルに対応する前記クロックＣＬＫ₁ およびＣＬＫ
₂ が、直接レジスタ（１）３およびレジスタ（２）４に
対して供給される。レジスタ（１）３およびレジスタ
（２）４に保持されているｍビットのデータはセレクタ
回路６に入力され、計数回路７より出力される選択制御
信号Φ２ｆｓ’により再度時分割されて出力されて、当
該ｍビットのデータは出力端子を介して外部に出力され
るとともに、演算回路２の他方の入力としてフィードバ
ックされる。なお、セレクタ回路１とセレクタ回路６に
対して入力される選択制御信号Φ２ｆｓ’は、両セレク
タ回路に対して共通して入力される制御信号であり、こ
れにより、演算回路２に対しては、同一チャンネルのデ
ータが同時に入力される。

【００１８】図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、図１に示される本実施
形態における、２チャンネルの入力データに対応する動
作タイミング図である。図３において、データＬおよび
データＲは２チャンネルのｍビットのデータであり、Ｃ
ＬＫ₁ およびＣＬＫ₂ は外部から入力されるクロック、
Φ２ｆｓは選択制御信号であり、Φ２ｆｓ’は計数回路
７より出力される選択制御信号である。データＬを形成
するデータＬ₀ 、Ｌ₁ 、Ｌ₂ 、Ｌ₃ 、…およびデータＲ
を形成するデータＲ₀ 、Ｒ₁ 、Ｒ₂ 、Ｒ₃ 、…は、選択
制御信号Φ２ｆｓの周期で入力されるが、セレクタ回路
１において、これらのデータを時分割する際に入力され
る選択制御信号Φ２ｆｓ’は選択制御信号Φ２ｆｓの計
数出力であり、これにより、当該選択制御信号Φ２ｆ
ｓ’は、図３（ｆ）に示されるように、クロックＣＬＫ
₁ の立ち下がりのタイミングよりも確実に時間遅れとな
る信号としてセレクタ回路１およびセレクタ回路６に入
力されている。セレクタ回路１に入力される２チャンネ
ルのデータＬおよびデータＲは、計数作用を介して遅延
された選択制御信号Φ２ｆｓ’により時分割され、デー
タＳ（図３（ｇ）参照）のタイミングにおいて演算回路
２に入力される。そして演算後のデータ出力は、各チャ
ンネルごとに、それぞれクロックＣＬＫ₁ およびＣＬＫ
₂ の立ち下がりのタイミングでレジスタ（１）３および
レジスタ（２）４にラッチされる。

【００１９】この第１の実施形態においては、外部から
入力される選択制御信号Φ２ｆｓ、クロックＣＬＫ₁ お
よびＣＬＫ₂ を含む制御入力に対応して、ラッチ用のク
ロックＣＬＫ₁ およびＣＬＫ₂ を計数回路７により計数
することにより、これらのクロックに同期し、且つ所定
の時間遅れの選択制御信号Φ２ｆｓ’が生成されてセレ
クタ回路１およびセレクタ回路６に入力されている。こ
れにより、選択制御信号Φ２ｆｓ’の状態切替えにより
入力されるデータは、クロックＣＬＫ₁ およびＣＬＫ₂
よりも早いタイミングで変化することがなく、クロック
ＣＬＫ₁ およびＣＬＫ₂ の立ち下がり時点におけるデー
タ・ラッチが可能となり、また外部から入力される選択
制御信号およびクロックのスキューに「ばらつき」が発
生するようなことがあっても、入力データ保持に誤りが
生じることがなく、クロックの立ち下がりにおいてレジ
スタ回路５におけるデータ・ラッチが可能となり、演算
回路２における演算時間が十分に確保されて、当該演算
回路２による高速演算処理を図ることができる。

【００２０】図４は、本発明の第２の実施形態を示すブ
ロック図である。図４に示されるように、本実施形態
は、ｎチャンネルのｍビットのデータ（１）〜（ｎ）を
入力とするセレクタ回路１と、セレクタ回路１より出力
されるｍビットのデータを一方の入力とする演算回路２
と、外部からのクロックＣＬＫ₁ 〜ＣＬＫ_n を入力とす
る計数回路１２と、演算回路２より出力される演算後の
ｍビットのデータを入力とするｍビットのレジスタ
（１）３〜レジスタ（ｎ）１３を含むレジスタ回路５
と、レジスタ回路５のレジスタ（１）３〜レジスタ
（ｎ）１３より出力されるｎチャンネルのｍビットのデ
ータを入力とするセレクタ回路６とを備えて構成されて
おり、セレクタ回路６より出力されるｍビットのデータ
は、出力端子を介して外部に出力されるとともに、演算
回路２の他方の入力としてフィードバックされる。本実
施形態は、図４より明らかなように、外部からの選択制
御信号の入力がなく、制御入力としては、ｎチャンネル
に対応するクロックＣＬＫ₁ 〜ＣＬＫ_nのみが入力され
ている場合に適用される１実施形態である。

【００２１】図４において、外部から入力されるｎチャ
ンネルのｍビットのデータ（１）〜（ｎ）はセレクタ回
路１に入力される。また外部からのｎチャンネルに対応
するクロックＣＬＫ₁ 〜ＣＬＫ_n は計数回路１２に入力
され、その計数出力は、選択制御信号Φ２ｆｓ’として
出力されて、セレクタ回路１およびセレクタ回路６に入
力される。この計数回路１２は、図５に示されるよう
に、ＯＲ回路１４と、フリップフロップ１５および１７
と、インバータ１６とを備えて構成されており、ｎチャ
ンネルに対応するクロックＣＬＫ₁ 〜ＣＬＫ_n はＯＲ回
路１４に入力されて論理和がとられ、その論理和出力は
クロックとしてフリップフロップ１５のクロック入力端
子に入力されるとともに、インバータ１６により反転さ
れて、フリップフロップ１７のクロック入力端子に入力
される。フリップフロップ１５の正データ出力端子より
出力されるデータはフリップフロップ１７のデータ入力
端子に入力されて、当該フリップフロップ１７の正デー
タ出力端子より出力されるデータはフリップフロップ１
５のデータ入力端子に帰還入力される。この回路構成に
より、フリップフロップ１７の負データ出力端子からは
選択制御信号Φ２ｆｓ’が出力されて、セレクタ回路１
およびセレクタ回路６に入力される。

【００２２】この第２の実施形態は、前述のように、外
部からの制御入力はｎチャンネルに対応するクロックＣ
ＬＫ₁ 〜ＣＬＫ_n のみであるが、計数回路１２より計数
出力される選択制御信号Φ２ｆｓ’は、これらのクロッ
クに同期しており、且つ計数回路１２による計数作用を
介してクロックＣＬＫ₁ 〜ＣＬＫ_n よりは、確実に所定
時間の遅れで計数回路１２より出力され、セレクタ回路
１およびセレクタ回路６に入力されている。従って、第
１の実施形態の場合と同様に、外部から入力されるクロ
ックのスキューに「ばらつき」が生じても、当該クロッ
クの立ち下がりにおいて確実なデータ・ラッチが可能と
なり、演算回路２における演算時間が十分に確保され
て、当該演算回路２による高速演算処理を図ることがで
きる。

【００２３】

【発明の効果】以上説明したように、本発明は、クロッ
クを含む外部制御入力に対応して、前記クロックに対す
る計数処理を介して、当該クロックに同期し且つ所定の
時間遅れの選択制御信号を生成して入力データに対する
時分割処理を行うことにより、多ビットのデータ入力に
対しても、内部における演算処理時間を有効に保持する
ことができるという効果がある。

【００２４】また、外部から入力されるクロックおよび
選択制御信号のスキューに「ばらつき」が発生するよう
な場合においても、上述のように、当該クロックに同期
し且つ所定の時間遅れの選択制御信号を生成して入力デ
ータに対する時分割処理を行うことにより、クロックの
立ち下がりにおけるデータ・ホールドタイムが確保さ
れ、データ・ラッチにおける誤動作の発生が排除される
という効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】第１の実施形態における計数回路を示す回路図
である。

【図３】第１の実施形態における動作タイミング図であ
る。

【図４】本発明の第２の実施形態を示すブロック図であ
る。

【図５】第２の実施形態における計数回路を示す回路図
である。

【図６】第１の従来例を示すブロック図である。

【図７】第１の従来例における動作タイミング図であ
る。

【図８】第２の従来例を示すブロック図である。

【図９】第２の従来例における動作タイミング図であ
る。

【符号の説明】

１、６ セレクタ回路 ２ 演算回路 ３ レジスタ（１） ４ レジスタ（２） ５ レジスタ回路 ７、１２ 計数回路 ８、９、１５、１７ フリップフロップ １０、１４ ＯＲ回路 １１、１６ インバータ １３ レジスタ（ｎ） １８、１９ 遅延回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｎ（２以上の整数）チャンネルのｍ（１
   以上の整数）ビットのデータを入力し、所定の選択制御
   信号を介して当該データを時分割処理して出力する第１
   のセレクタ回路と、 外部からのｎ個のクロック信号と前記選択制御信号に対
   応する原選択制御信号とを入力して、計数処理を介して
   前記選択制御信号を生成して出力する計数回路と、 前記第１のセレクタ回路より出力されるデータを一方の
   入力端に入力し、所定の帰還データを他方の入力端に入
   力して演算処理を行う演算回路と、 前記クロック信号を介して、前記演算回路より出力され
   るデータをラッチするｎ個のレジスタを含むレジスタ回
   路と、 前記ｎ個のレジスタより出力されるデータを入力し、前
   記選択制御信号を介して当該データを時分割処理して所
   望データとして外部に出力するとともに、当該所望デー
   タを、前記帰還データとして前記演算回路に帰還入力す
   る第２のセレクタ回路と、 を備えて構成されることを特徴とするデジタル・フィル
   タ。
2. 【請求項２】 前記計数回路が、前記ｎ個のクロックを
   入力し、これらのクロックの論理和をとりクロックとし
   て出力するＯＲ回路と、 データ入力端子に前記原選択制御信号が入力され、クロ
   ック入力端子に前記ＯＲ回路より出力されるクロックが
   入力される第１のフリップフロップと、 前記ＯＲ回路より出力されるクロックを反転して出力す
   るインバータと、 データ入力端子に前記第１のフリップフロップの正デー
   タ出力端子より出力されるデータが入力され、クロック
   入力端子に前記インバータより出力される反転クロック
   が入力されて、負データ出力端子より前記選択制御信号
   を出力する第２のフリップフロップと、 を備えて構成される請求項１記載のデジタル・フィル
   タ。
3. 【請求項３】 ｎチャンネルのｍビットのデータを入力
   し、所定の選択制御信号を介して当該データを時分割処
   理して出力する第１のセレクタ回路と、 外部からのｎ個のクロック信号を入力して、計数処理を
   介して前記選択制御信号を生成して出力する計数回路
   と、 前記第１のセレクタ回路より出力されるデータを一方の
   入力端に入力し、所定の帰還データを他方の入力端に入
   力して演算処理を行う演算回路と、 前記クロック信号を介して、前記演算回路より出力され
   るデータをラッチするｎ個のレジスタを含むレジスタ回
   路と、 前記ｎ個のレジスタより出力されるデータを入力し、前
   記選択制御信号を介して当該データを時分割処理して所
   望データとして外部に出力するとともに、当該所望デー
   タを、前記帰還データとして前記演算回路に帰還入力す
   る第２のセレクタ回路と、 を備えて構成されることを特徴とするデジタル・フィル
   タ。
4. 【請求項４】 前記計数回路が、前記ｎ個のクロックを
   入力し、これらのクロックの論理和をとりクロックとし
   て出力するＯＲ回路と、 データ入力端子に所定の帰還データが入力され、クロッ
   ク入力端子に前記ＯＲ回路より出力されるクロックが入
   力される第１のフリップフロップと、 前記ＯＲ回路より出力されるクロックを反転して出力す
   るインバータと、 データ入力端子に前記第１のフリップフロップの正デー
   タ出力端子より出力されるデータが入力され、クロック
   入力端子に前記インバータより出力される反転クロック
   が入力されて、正データ出力端子より前記帰還データを
   出力するとともに、負データ出力端子より前記選択制御
   信号を出力する第２のフリップフロップと、 を備えて構成される請求項３記載のデジタル・フィル
   タ。