JPH0541701A - パリテイ回路 - Google Patents
パリテイ回路Info
- Publication number
- JPH0541701A JPH0541701A JP3196744A JP19674491A JPH0541701A JP H0541701 A JPH0541701 A JP H0541701A JP 3196744 A JP3196744 A JP 3196744A JP 19674491 A JP19674491 A JP 19674491A JP H0541701 A JPH0541701 A JP H0541701A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- control signal
- transmission means
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 入力信号の伝搬経路に伝搬時間の大きな回路
を使用しないことによって高速な回路動作を可能にす
る。 【構成】 保持手段１９の出力論理レベルによって、選
択保持手段１８のクロックドインバータ３またはクロッ
クドバッファのいずれか一方を導通制御し、入力信号１
の論理レベルを正転または反転して選択保持手段１８に
保持する。
を使用しないことによって高速な回路動作を可能にす
る。 【構成】 保持手段１９の出力論理レベルによって、選
択保持手段１８のクロックドインバータ３またはクロッ
クドバッファのいずれか一方を導通制御し、入力信号１
の論理レベルを正転または反転して選択保持手段１８に
保持する。
Description
【０００１】
【産業上の利用分野】本発明は、パリティ検査における
パリティビットの生成および検査に用いるパリティ回路
に関する。
パリティビットの生成および検査に用いるパリティ回路
に関する。
【０００２】
【従来の技術】ディジタルデータの伝送において、受信
データの誤りを検出する方法の１つにパリティ検査が知
られており、現在広く用いられている。パリティ検査
は、一定の長さのデータにおいて、「１」の数が偶数個
（または奇数個）となるようにパリティビットを付加し
て送信し、受信側において「１」の数を計数して誤り検
出を行なう方法である。
データの誤りを検出する方法の１つにパリティ検査が知
られており、現在広く用いられている。パリティ検査
は、一定の長さのデータにおいて、「１」の数が偶数個
（または奇数個）となるようにパリティビットを付加し
て送信し、受信側において「１」の数を計数して誤り検
出を行なう方法である。
【０００３】従来、シリアルデータのパリティビットの
生成および検査には図３に示す回路構成のパリティ回路
が用いられていた。図３において、１０１は入力端子、
１０２は排他的論理和回路、１０３、１０５、１０７お
よび１０９はクロックドインバータ、１０４はインバー
タ、１０８は否定論理和回路、１１０はクロックの入力
端子、１１１は１１０に入力されるクロックの逆相クロ
ックの入力端子、１１２はリセット信号の入力端子、１
１４は、１０３、１０４、および１０５より構成される
ラッチ回路、１０６は１１４の出力、１１５は１０７、
１０８および１０９より構成されるラッチ回路、１１３
は１１５の出力端子である。以下図３の動作について説
明する。ここでは７ビットシリアルデータを例に取り説
明する。リセット入力端子１１２に「１」が入力される
ことにより図３のパリティ回路はリセットされ、出力端
子１１３には「０」が出力される。クロックが「１」の
時に出力論理レベルはラッチ回路１１５により保持さ
れ、同時にデータの先頭ビット「０」が入力端子１０１
より入力される。入力されたデータは、出力端子１１３
の出力「０」と１０２において排他的論理和が取られ、
「０」が出力される。クロックが「０」に変化すること
によりラッチ回路１１４に排他的論理和回路１０２の出
力が保持されるとともにラッチ回路１１５に出力され
る。続いて、クロックが「１」に変化すると、ラッチ回
路１１５にラッチ回路１１４の出力がラッチされ、次の
データ「１」との排他的論理和が取られる。以下、前述
の動作が繰り返され、全ビット（ここでは７ビット）に
対して動作が終了することにより出力端子１１３に入力
シリアルデータ中の「１」の数の計数結果が出力され
る。図４に本例における図３のタイミングチャートを示
す。１０６あるいは１１３の出力からわかるように、入
力データが「０」の時は、前出力を保持し、「１」の時
は前出力を反転する動作をする。したがって、入力デー
タ中の「１」の数が偶数個であれば、リセット状態すな
わち「０」が、奇数個であれば、リセット状態の反転状
態すなわち「１」が出力される。本例ににおいては、奇
数個であるため、出力端子１１３には「１」が出力され
る（図４斜線部）。偶数パリティとすれば、１１３の出
力が、奇数パリティとすれば１１３の反転論理がパリテ
ィビットとして使用される。
生成および検査には図３に示す回路構成のパリティ回路
が用いられていた。図３において、１０１は入力端子、
１０２は排他的論理和回路、１０３、１０５、１０７お
よび１０９はクロックドインバータ、１０４はインバー
タ、１０８は否定論理和回路、１１０はクロックの入力
端子、１１１は１１０に入力されるクロックの逆相クロ
ックの入力端子、１１２はリセット信号の入力端子、１
１４は、１０３、１０４、および１０５より構成される
ラッチ回路、１０６は１１４の出力、１１５は１０７、
１０８および１０９より構成されるラッチ回路、１１３
は１１５の出力端子である。以下図３の動作について説
明する。ここでは７ビットシリアルデータを例に取り説
明する。リセット入力端子１１２に「１」が入力される
ことにより図３のパリティ回路はリセットされ、出力端
子１１３には「０」が出力される。クロックが「１」の
時に出力論理レベルはラッチ回路１１５により保持さ
れ、同時にデータの先頭ビット「０」が入力端子１０１
より入力される。入力されたデータは、出力端子１１３
の出力「０」と１０２において排他的論理和が取られ、
「０」が出力される。クロックが「０」に変化すること
によりラッチ回路１１４に排他的論理和回路１０２の出
力が保持されるとともにラッチ回路１１５に出力され
る。続いて、クロックが「１」に変化すると、ラッチ回
路１１５にラッチ回路１１４の出力がラッチされ、次の
データ「１」との排他的論理和が取られる。以下、前述
の動作が繰り返され、全ビット（ここでは７ビット）に
対して動作が終了することにより出力端子１１３に入力
シリアルデータ中の「１」の数の計数結果が出力され
る。図４に本例における図３のタイミングチャートを示
す。１０６あるいは１１３の出力からわかるように、入
力データが「０」の時は、前出力を保持し、「１」の時
は前出力を反転する動作をする。したがって、入力デー
タ中の「１」の数が偶数個であれば、リセット状態すな
わち「０」が、奇数個であれば、リセット状態の反転状
態すなわち「１」が出力される。本例ににおいては、奇
数個であるため、出力端子１１３には「１」が出力され
る（図４斜線部）。偶数パリティとすれば、１１３の出
力が、奇数パリティとすれば１１３の反転論理がパリテ
ィビットとして使用される。
【０００４】
【発明が解決しようとする課題】しかし前述の従来技術
では、入力信号の伝搬経路に排他的論理和回路１０２を
用いているため、信号の伝搬時間が大きい。ここで、ク
ロックの「１」の期間をｔw 、クロックドインバータ１
０４までの伝搬時間をｔpd、ラッチ回路１１４のセット
アップ時間をｔsuとすれば、 ｔw ＞ ｔpd ＋ ｔsu という関係が必要であり、パリティ回路の高速化を図っ
た場合、すなわちｔwを小さくした場合、ｔpdが大き
く、したがってｔsuが十分でなくなりラッチできないと
いう問題点を有する。
では、入力信号の伝搬経路に排他的論理和回路１０２を
用いているため、信号の伝搬時間が大きい。ここで、ク
ロックの「１」の期間をｔw 、クロックドインバータ１
０４までの伝搬時間をｔpd、ラッチ回路１１４のセット
アップ時間をｔsuとすれば、 ｔw ＞ ｔpd ＋ ｔsu という関係が必要であり、パリティ回路の高速化を図っ
た場合、すなわちｔwを小さくした場合、ｔpdが大き
く、したがってｔsuが十分でなくなりラッチできないと
いう問題点を有する。
【０００５】そこで本発明はこのような問題点を解決す
るものでその目的とするところは、入力信号の伝搬経路
に排他的論理和回路等の伝搬時間の大きな回路を使用し
ないことによって高速動作可能なパリティ回路を提供す
るところにある。
るものでその目的とするところは、入力信号の伝搬経路
に排他的論理和回路等の伝搬時間の大きな回路を使用し
ないことによって高速動作可能なパリティ回路を提供す
るところにある。
【０００６】
【課題を解決するための手段】本発明のパリティ回路
は、データ入力端子と、前記データ入力端子に接続さ
れ、第１の制御信号で導通制御される第１の伝達手段
と、前記第１の伝達手段の出力に接続され、第２の制御
信号で導通制御される第２の伝達手段と、前記第２の伝
達手段に並列に接続され、前記第２の制御信号の反転論
理レベルで導通制御され、入力の反転論理レベルを出力
する第３の伝達手段と、前記第２および第３の伝達手段
の出力に接続され、前記第１の制御信号の反転論理レベ
ルで導通制御され、出力を前記第２および第３の入力に
帰還する第４の伝達手段と、前記第２および第３の伝達
手段の出力と前記第４の伝達手段の入力とに接続され、
前記第１の制御信号の反転論理レベルで導通制御され、
前記第１の制御信号の論理レベルで入力信号レベルを保
持する保持手段と、前記保持手段の出力と前記第１の制
御信号とを入力とし、前記第２の制御信号を出力する論
理積回路と、から構成されることを特徴とする。
は、データ入力端子と、前記データ入力端子に接続さ
れ、第１の制御信号で導通制御される第１の伝達手段
と、前記第１の伝達手段の出力に接続され、第２の制御
信号で導通制御される第２の伝達手段と、前記第２の伝
達手段に並列に接続され、前記第２の制御信号の反転論
理レベルで導通制御され、入力の反転論理レベルを出力
する第３の伝達手段と、前記第２および第３の伝達手段
の出力に接続され、前記第１の制御信号の反転論理レベ
ルで導通制御され、出力を前記第２および第３の入力に
帰還する第４の伝達手段と、前記第２および第３の伝達
手段の出力と前記第４の伝達手段の入力とに接続され、
前記第１の制御信号の反転論理レベルで導通制御され、
前記第１の制御信号の論理レベルで入力信号レベルを保
持する保持手段と、前記保持手段の出力と前記第１の制
御信号とを入力とし、前記第２の制御信号を出力する論
理積回路と、から構成されることを特徴とする。
【０００７】
【作用】本発明の上記の構成によれば、入力信号の正
転、反転を行なう排他的論理和回路と等価な機能を入力
側のラッチ回路内で構成できるため、入力信号の伝搬経
路上に排他的論理和回路を必要としない、高速動作可能
なパリティ回路を構成できる。
転、反転を行なう排他的論理和回路と等価な機能を入力
側のラッチ回路内で構成できるため、入力信号の伝搬経
路上に排他的論理和回路を必要としない、高速動作可能
なパリティ回路を構成できる。
【０００８】
【実施例】以下、本発明を実施例に基づいて説明する。
図１は本発明の一実施例を示す回路構成図である。１は
データ入力端子、２は第１の伝達手段であるクロックド
インバータ、３は第３の伝達手段であるクロックドイン
バータ、４は第２の伝達手段であるクロックドバッフ
ァ、５は第４の伝達手段であるクロックドインバータ、
７および９はクロックドインバータ、８は否定論理和回
路、１０は否定論理積回路、１３はインバータ、１１は
第１の制御信号であるクロック、１２は１１の反転クロ
ック、１４は第２の制御信号、１５は１４の反転制御信
号、１７は出力端子である。本実施例は、入力データの
論理レベルを正転または反転して出力および保持する選
択保持手段１８と、保持論理レベルをリセット入力信号
端子１６からのリセット信号で「０」とすることが可能
な保持手段１９と、１４および１５の制御信号を生成す
る制御手段２０より構成されている。以下、７ビットの
シリアルデータ「０１１０１１１」のパリティビットの
生成を例に取り説明する。本実施例のパリティ回路は入
力データ中の「１」の数を計数し、偶数であれば「０」
を、奇数であれば「１」を出力する。パリティビットを
生成する場合は、偶数パリティであれば出力がパリティ
ビットになり、奇数パリティであれば出力の反転論理レ
ベルがパリティビットになる。初期状態（または次デー
タ入力前）において、保持手段１９の保持する論理レベ
ルは不定であり、初期設定を行なう。リセット入力端子
１６より「１」を入力すれば保持手段１９はリセットさ
れ「０」を出力および保持する。したがって、制御信号
１４は「１」、１５は「０」になり、クロッククロック
ドインバータは導通、クロックドバッファ４は非導通制
御される。よって選択保持手段１８はクロックドインバ
ータ２、３、および５で構成される通常のラッチ回路に
なり、データ入力端子１に「０」を入力することによ
り、「０」が出力および保持されることになり、回路全
体の初期設定は終了する。次にクロック１１が「１」に
なることにより、クロックドインバータ２は導通、保持
手段１９は保持状態になり「０」が保持される。したが
って制御信号１４が「１」になり、クロックドインバー
タ３が選択されることにより選択保持手段１８の出力６
には入力データの論理レベルが出力される。本例におい
ては入力データの先頭ビット「０」が出力されることに
なる。ここでクロック１１が「０」に変化することによ
り、選択保持手段１８は保持状態になり「０」が保持さ
れ、クロックドインバータ７が導通制御されることによ
り、出力端子１７には「０」が出力される。続いて、ク
ロック１１が「１」に変化すれば前述のようにデータ入
力端子１よりデータが入力される。データの２ビット目
は「１」であるため、選択保持手段１８の出力６からは
「１」が出力される。クロック１１が「０」に変化する
ことにより選択保持手段１８には「１」が保持され、出
力端子１７には「１」が出力される。データの３ビット
目を入力するためにクロック１１が「１」に変化する
と、保持手段１９には「１」が保持される。よって制御
信号１５が「１」になり、クロックドバッファ４が選択
される。したがって選択保持手段１８の出力６には、入
力データの反転論理レベルすなわち「０」が出力され
る。クロック１１が「０」に変化することで制御信号１
４が「１」になり、クロックドインバータ３が選択され
ることによりラッチが形成され出力論理レベル「０」を
保持し、出力端子１７には「０」が出力される。同様に
して入力データの全ビットに対し動作が繰り返され、計
数結果が出力端子（あるいは選択保持手段１８の出力
６）に得られる。本入力データ例の場合、入力データ中
の「１」の数は５個すなわち奇数であり、出力端子１７
には「１」が出力される。図２に図１の回路のタイミン
グチャートを示す。本図においては、入力データとして
本実施例「０１１０１１１」が入力された場合を例に取
り、主な部分の波形を示してあり、斜線部が計数結果で
ある。出力端子１７、選択保持手段１８の出力６および
データ入力端子１の波形からわかるように、選択保持手
段１８は、保持手段１９の保持論理レベルによって入力
データを正転または反転して取入れている。第１表に出
力端子１７の出力、データ入力端子１の入力と選択保持
手段１８の出力６との関係を示す。
図１は本発明の一実施例を示す回路構成図である。１は
データ入力端子、２は第１の伝達手段であるクロックド
インバータ、３は第３の伝達手段であるクロックドイン
バータ、４は第２の伝達手段であるクロックドバッフ
ァ、５は第４の伝達手段であるクロックドインバータ、
７および９はクロックドインバータ、８は否定論理和回
路、１０は否定論理積回路、１３はインバータ、１１は
第１の制御信号であるクロック、１２は１１の反転クロ
ック、１４は第２の制御信号、１５は１４の反転制御信
号、１７は出力端子である。本実施例は、入力データの
論理レベルを正転または反転して出力および保持する選
択保持手段１８と、保持論理レベルをリセット入力信号
端子１６からのリセット信号で「０」とすることが可能
な保持手段１９と、１４および１５の制御信号を生成す
る制御手段２０より構成されている。以下、７ビットの
シリアルデータ「０１１０１１１」のパリティビットの
生成を例に取り説明する。本実施例のパリティ回路は入
力データ中の「１」の数を計数し、偶数であれば「０」
を、奇数であれば「１」を出力する。パリティビットを
生成する場合は、偶数パリティであれば出力がパリティ
ビットになり、奇数パリティであれば出力の反転論理レ
ベルがパリティビットになる。初期状態（または次デー
タ入力前）において、保持手段１９の保持する論理レベ
ルは不定であり、初期設定を行なう。リセット入力端子
１６より「１」を入力すれば保持手段１９はリセットさ
れ「０」を出力および保持する。したがって、制御信号
１４は「１」、１５は「０」になり、クロッククロック
ドインバータは導通、クロックドバッファ４は非導通制
御される。よって選択保持手段１８はクロックドインバ
ータ２、３、および５で構成される通常のラッチ回路に
なり、データ入力端子１に「０」を入力することによ
り、「０」が出力および保持されることになり、回路全
体の初期設定は終了する。次にクロック１１が「１」に
なることにより、クロックドインバータ２は導通、保持
手段１９は保持状態になり「０」が保持される。したが
って制御信号１４が「１」になり、クロックドインバー
タ３が選択されることにより選択保持手段１８の出力６
には入力データの論理レベルが出力される。本例におい
ては入力データの先頭ビット「０」が出力されることに
なる。ここでクロック１１が「０」に変化することによ
り、選択保持手段１８は保持状態になり「０」が保持さ
れ、クロックドインバータ７が導通制御されることによ
り、出力端子１７には「０」が出力される。続いて、ク
ロック１１が「１」に変化すれば前述のようにデータ入
力端子１よりデータが入力される。データの２ビット目
は「１」であるため、選択保持手段１８の出力６からは
「１」が出力される。クロック１１が「０」に変化する
ことにより選択保持手段１８には「１」が保持され、出
力端子１７には「１」が出力される。データの３ビット
目を入力するためにクロック１１が「１」に変化する
と、保持手段１９には「１」が保持される。よって制御
信号１５が「１」になり、クロックドバッファ４が選択
される。したがって選択保持手段１８の出力６には、入
力データの反転論理レベルすなわち「０」が出力され
る。クロック１１が「０」に変化することで制御信号１
４が「１」になり、クロックドインバータ３が選択され
ることによりラッチが形成され出力論理レベル「０」を
保持し、出力端子１７には「０」が出力される。同様に
して入力データの全ビットに対し動作が繰り返され、計
数結果が出力端子（あるいは選択保持手段１８の出力
６）に得られる。本入力データ例の場合、入力データ中
の「１」の数は５個すなわち奇数であり、出力端子１７
には「１」が出力される。図２に図１の回路のタイミン
グチャートを示す。本図においては、入力データとして
本実施例「０１１０１１１」が入力された場合を例に取
り、主な部分の波形を示してあり、斜線部が計数結果で
ある。出力端子１７、選択保持手段１８の出力６および
データ入力端子１の波形からわかるように、選択保持手
段１８は、保持手段１９の保持論理レベルによって入力
データを正転または反転して取入れている。第１表に出
力端子１７の出力、データ入力端子１の入力と選択保持
手段１８の出力６との関係を示す。
【０００９】
【表１】
【００１０】表１からわかるように選択保持手段１９は
排他的論理和回路と等価であり、また保持手段の機能を
合わせ持っている。
排他的論理和回路と等価であり、また保持手段の機能を
合わせ持っている。
【００１１】
【発明の効果】以上述べたように本発明によれば、従来
例のように入力信号の伝搬経路上には排他的論理和回路
等は存在せず、通常のラッチ回路と同程度の遅延量であ
り、また選択保持手段１８を制御する制御手段２０も図
１からわかるように簡単な回路で構成することができ、
制御信号の大きな遅延は生じないため、高速動作可能な
パリティ回路を構成できるという効果を有する。
例のように入力信号の伝搬経路上には排他的論理和回路
等は存在せず、通常のラッチ回路と同程度の遅延量であ
り、また選択保持手段１８を制御する制御手段２０も図
１からわかるように簡単な回路で構成することができ、
制御信号の大きな遅延は生じないため、高速動作可能な
パリティ回路を構成できるという効果を有する。
【図１】本発明の一実施例を示すパリティ回路の回路構
成図である。
成図である。
【図２】図１の主な部分のタイミングチャートである。
【図３】従来のパリティ回路の回路構成図である。
【図４】図３の主な部分のタイミングチャートである。
１ データ入力端子 ２、３、５ クロックドインバータ ４ クロックドバッファ １０ 否定論理積回路 １３ インバータ １１ クロック １２ 反転クロック １４ 制御信号 １５ 反転制御信号 １９ 保持手段
Claims (1)
- 【請求項１】 データ入力端子と、前記データ入力端子
に接続され、第１の制御信号で導通制御される第１の伝
達手段と、前記第１の伝達手段の出力に接続され、第２
の制御信号で導通制御される第２の伝達手段と、前記第
２の伝達手段に並列に接続され、前記第２の制御信号の
反転論理レベルで導通制御され、入力の反転論理レベル
を出力する第３の伝達手段と、前記第２および第３の伝
達手段の出力に接続され、前記第１の制御信号の反転論
理レベルで導通制御され、出力を前記第２および第３の
入力に帰還する第４の伝達手段と、前記第２および第３
の伝達手段の出力と前記第４の伝達手段の入力とに接続
され、前記第１の制御信号の反転論理レベルで導通制御
され、前記第１の制御信号の論理レベルで入力信号レベ
ルを保持する保持手段と、前記保持手段の出力と前記第
１の制御信号とを入力とし、前記第２の制御信号を出力
する論理積回路と、から構成されることを特徴とするパ
リティ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196744A JPH0541701A (ja) | 1991-08-06 | 1991-08-06 | パリテイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196744A JPH0541701A (ja) | 1991-08-06 | 1991-08-06 | パリテイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541701A true JPH0541701A (ja) | 1993-02-19 |
Family
ID=16362885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196744A Pending JPH0541701A (ja) | 1991-08-06 | 1991-08-06 | パリテイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8079294B2 (en) | 2007-07-26 | 2011-12-20 | Makita Corporation | Support leg devices and cutting tools having the support leg devices |
-
1991
- 1991-08-06 JP JP3196744A patent/JPH0541701A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8079294B2 (en) | 2007-07-26 | 2011-12-20 | Makita Corporation | Support leg devices and cutting tools having the support leg devices |
| US8424433B2 (en) | 2007-07-26 | 2013-04-23 | Makita Corporation | Support leg devices and cutting tools having the support leg devices |
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