JPH06213968A - 波形発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 リーディングクロック（ＬＣＫ）およびトレ
ーリングクロック（ＴＣＫ）のパルス幅より小さいパル
ス幅の波形を出力できる波形発生装置を実現することを
目的にする。 【構成】 本発明は、各種クロック出力するタイミング
ジェネレータと、テストレート信号のタイミングでパタ
ーンデータを出力するパターン発生器と、２つのフォー
マットデータを記憶する記憶部と、ＴＣＫがクロック端
子に入力され、フォーマットデータの一方がＤ端子に入
力される第１のＤＦＦと、ＴＣＫがクロック端子に入力
され、フォーマットデータの他方がＤ端子に入力される
第２のＤＦＦと、ＬＣＫがクロック端子に入力され、パ
ターンデータがＤ端子に入力され、第１のＤＦＦのＱ端
子の出力がセット端子に入力され、第２のＤＦＦのＱ端
子の出力がリセット端子に入力され、Ｑ端子の出力波形
を装置の出力として発生するとともに第１のＤＦＦのリ
セット端子に入力し、ＸＱ端子の出力を第２のＤＦＦの
リセット端子に入力する第３のＤＦＦと、を有すること
を特徴とするものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、被試験対象に
対して試験波形を出力するＬＳＩテスタの波形発生装置
に関し、更に詳しくは、試験波形である出力波形のパル
ス幅を短くすることができる波形発生装置に関するもの
である。

【０００２】

【従来の技術】図５は、従来の波形発生装置の構成ブロ
ック図である。図において、１は装置内部の動作タイミ
ングの基準になるテストレート信号Ｓを発生するタイミ
ングジェネレータ、２はパターン発生器で、タイミング
ジェネレータ１のテストレート信号Ｓによって動作し、
テストレート信号Ｓに基づいて発生したパターンデータ
Ｐｄａをフォーマッタ３に出力する。フォーマッタ３に
おいて、３１はリタイミングレジスタで、パターン発生
器２のパターンデータＰｄａをタイミングジェネレータ
１のパターンクロックＰＣＫに基づいてリタイミング
し、フォーマッタ３内に取り込む。３２はフォーマット
エンコーダ回路で、リタイミングレジスタ３１が取り込
んだパターンデータＰｄａとフォーマットレジスタ３３
のデータ（Ｄ１，Ｄ０）に基づいてエンコードしたデー
タをフォーマットマトリックス３４に出力する。フォー
マットマトリックス３４は、フォーマットエンコーダ回
路３２のデータとタイミングジェネレータ１が出力する
リーディングクロックＬＣＫおよびトレーリングクロッ
クＴＣＫとに基づいて、ＲＳフリップフロップ（以下Ｆ
Ｆと略す）３５をセット，リセットする。すなわち、Ｒ
ＳＦＦ３５は、フォーマットマトリックス３４の出力に
基づいてフォーマッティングされたデジタルパルス波形
をＱ端子より出力する。

【０００３】以下に図５の装置の動作を示す。図６〜９
は、図５の装置の動作を説明するタイムチャートであ
る。図６はフォーマットエンコーダ回路３２が出力する
波形のタイムチャート、図７〜９はフォーマットマトリ
ックス３４以降の動作を説明するタイムチャートであ
る。そして、図７はＮＲＺ（Non Return to Zero）波形
を出力するとき、図８はＲＺ（Return to Zero）波形を
出力するとき、図９はＲ１（Return to One）波形を出
力するときを示す。図において、（Ａ）はテストレート
信号Ｓ、（Ｂ）はパターンデータＰｄａ、（Ｃ）はパタ
ーンクロックＰＣＫ、（Ｄ）はリタイミングレジスタ３
１によってリタイミングされたパターンデータＰｄａ＊
である。そして、（Ｅ），（Ｆ），（Ｇ），（Ｈ）は、
それぞれフォーマットエンコーダ回路３２の出力ａ，
ｂ，ｃ，ｄである。そして、（Ｆ），（Ｇ）において、
実線はＤ１＝０あるいはＤ０＝０のときの波形を示し、
破線はＤ１＝１あるいはＤ０＝１のときの波形を示す。
（Ｉ）はリーディングクロックＬＣＫ、（Ｊ）はトレー
リングクロックＴＣＫである。（Ｋ）はＲＳＦＦ３５の
Ｓ入力，（Ｌ）はＲＳＦＦ３５のＲ入力、（Ｍ）はＲＳ
ＦＦ３５の出力である。なお、図１０には、フォーマッ
トレジスタ３３のデータと図５の装置の出力波形との真
理値表を示し、図１１には、波形発生装置の波形と動作
状態との真理値表を示す。

【０００４】図６において、パターン発生器２は、タイ
ミングジェネレータ１のテストレート信号Ｓに基づいて
パターンデータＰｄａをリタイミングレジスタ３１に出
力する。（１） リタイミングレジスタ３１は、パターンデータＰｄａを
タイミングジェネレータ１のパターンクロックＰＣＫに
よってリタイミングし、パターンデータＰｄａ＊をフォ
ーマットエンコード回路３２に出力する。（２） フォーマットエンコード回路３２は、リタイミングレジ
スタ３１とフォーマットレジスタ３３のデータに基づい
て、エンコードしたデータをフォーマットマトリックス
３４に以下の出力する。 出力ａ：パターンデータＰｄａ＊ 出力ｂ：パターンデータＰｄａ＊の負論理とフォーマッ
トレジスタのデータＤ１との 論理積 出力ｃ：パターンデータＰｄａ＊の負論理 出力ｄ：パターンデータＰｄａ＊とフォーマットレジス
タのデータＤ０との論理積 そして、フォーマットマトリックス３４は、フォーマッ
トエンコード回路３２のデータとタイミングジェネレー
タ１のリーディングクロックＬＣＫおよびトレーリング
クロックＴＣＫとに基づいて、以下のプロセスによりＲ
ＳＦＦ３５を制御する。

【０００５】ＮＲＺ波形が出力される場合（図７） 図１０の真理値表よりフォーマットレジスタ３３のデー
タ（Ｄ１，Ｄ０）は（０，０）である。そして、図１１
の真理値表より、パターンデータが”１”のとき、リー
ディングクロックＬＣＫの立ち上がりにより、ＲＳＦＦ
３５はセットされる。そして、パターンデータが”０”
のとき、リーディングクロックＬＣＫの立ち上がりによ
り、ＲＳＦＦ３５はリセットされる。上記を基に動作を
説明する。フォーマットレジスタ３３のデータ（Ｄ１，
Ｄ０）が（０，０）であるので、この値の論理積を行っ
た結果である出力ｂ，ｄは”０”となる。そして、出力
ｂ，ｄとトレーリングクロックＴＣＫとの論理積も”
０”となるので、出力ｂ，ｄはＲＳＦＦ３５に影響を与
えない。 出力ａとリーディングクロックＬＣＫとの論理積がＲＳ
ＦＦ３５のセットを規定する。（１） その結果、ＲＳＦＦ３５の出力がハイになる。（２） そして、パターンデータＰｄａ＊の負論理である出力ｃ
とトレーリングクロックＴＣＫとの論理積がリセットを
規定する。（３） その結果、ＲＳＦＦ３５の出力がロウになる。（４）

【０００６】ＲＺ波形が出力される場合（図８） 図１０の真理値表よりフォーマットレジスタ３３のデー
タ（Ｄ１，Ｄ０）は（０，１）である。そして、図１１
の真理値表より、パターンデータが”１”のとき、リー
ディングクロックＬＣＫの立ち上がりにより、ＲＳＦＦ
３５はセットされ、トレーリングクロックＴＣＫの立ち
上がりによりリセットされる。そして、パターンデータ
が”０”のとき、リーディングクロックＬＣＫの立ち上
がりにより、ＲＳＦＦ３５はリセットされる。上記を基
に動作を以下で説明する。フォーマットレジスタ３３の
データＤ１が”０”であるので、この値の論理積を行っ
た結果である出力ｂは”０”となる。そして、出力ｂと
トレーリングクロックとの論理積も”０”となるので、
出力ｂはＲＳＦＦ３５に影響を与えない。 出力ａとリーディングクロックＬＣＫとの論理積がＲＳ
ＦＦ３５のセットを規定する。（１） その結果、ＲＳＦＦ３５の出力がハイになる。（２） そして、出力ｄとトレーリングクロックＴＣＫとの論理
積がリセットを規定する。（３） その結果、ＲＳＦＦ３５の出力がロウになる。（４） 出力ｃとリーディングクロックＬＣＫとの論理積がリセ
ットを規定する。（５） このとき、ＲＳＦＦ３５の出力はロウであるので、ロウ
のままである。

【０００７】Ｒ１波形が出力される場合（図９） 図１０の真理値表よりフォーマットレジスタ３３のデー
タ（Ｄ１，Ｄ０）は（１，０）である。そして、図１１
の真理値表より、パターンデータが”１”のとき、リー
ディングクロックＬＣＫの立ち上がりにより、ＲＳＦＦ
３５はセットされる。そして、パターンデータが”０”
のとき、トレーリングクロックＴＣＫの立ち上がりによ
り、ＲＳＦＦ３５はセットされ、リーディングクロック
ＬＣＫの立ち上がりにより、リセットされる。上記を基
に動作を以下で説明する。フォーマットレジスタ３３の
データＤ０が”０”であるので、この値の論理積を行っ
た結果である出力ｄは”０”となる。そして、出力ｄと
トレーリングクロックＴＣＫとの論理積も”０”となる
ので、出力ｄはＲＳＦＦ３５に影響を与えない。 出力ａとリーディングクロックＬＣＫとの論理積がＲＳ
ＦＦ３５のセットを規定する。（１） その結果、ＲＳＦＦ３５の出力がハイとなる。（２） そして、出力ｃとリーディングクロックＬＣＫとの論理
積がリセットを規定する。（３） その結果、ＲＳＦＦ３５の出力がロウになる。（４） 出力ｂとトレーリングクロックＴＣＫとの論理積がＲＳ
ＦＦ３５のセットを規定する。（５） その結果、ＲＳＦＦ３５の出力がハイになる。

【０００８】

【発明が解決しようとする課題】このような構成の場
合、ＲＺ波形とＲ１波形のパルス幅を小さくするために
は、リーディングクロックＬＣＫとトレーリングクロッ
クＴＣＫとの立ち上がりエッジの時間差を短くする。こ
のことにより、ＲＳＦＦ３５のセットとリセットの間隔
が短くなる。しかし、リーディングクロックＬＣＫとト
レーリングクロックＴＣＫとの立ち上がりエッジの時間
差をパルス幅の時間より、短くすることはできない。パ
ルス幅より時間を短くすると、ＲＳＦＦ３５にセットと
リセットの信号が同時に入力されることになる。セット
とリセットがＦＦに同時に入力されたとき、ＦＦの種類
により、セット信号を優先に取り扱う場合とリセット信
号を優先に取り扱う場合とがある。図１２はリーディン
グクロックとトレーリングクロックとの立ち上がりを短
くしたときの説明図である。（ｉ）はセット信号が優先
の場合、（ii）はリセット信号が優先の場合である。 （ｉ）セット信号が優先の場合 ＲＺ波形において、リーディングクロックＬＣＫにより
ＲＳＦＦ３５のセットが規定され、その後、トレーリン
グクロックＴＣＫによりリセットが規定されている（図
８）。セット信号が優先の場合、波形発生器が出力する
波形のパルス幅がトレーリングクロックＴＣＫのパルス
幅以下にならない。 （ii）リセット信号が優先の場合 Ｒ１波形において、リーディングクロックＬＣＫにより
ＲＳＦＦ３５のリセットが規定され、その後、トレーリ
ングクロックＴＣＫによりセットが規定されている（図
９）。リセット信号が優先の場合、波形発生装置が出力
する波形のパルス幅がリーディングクロックＬＣＫのパ
ルス幅以下にならない。したがって、波形発生装置が出
力する波形は、リーディングクロックＬＣＫとトレーリ
ングクロックＴＣＫとの立ち上がりの時間をこれらクロ
ックのパルス幅以下にすることができない。

【０００９】本発明の目的は、リーディングクロックお
よびトレーリングクロックのパルス幅より小さいパルス
幅の波形を出力できる波形発生装置を実現することにあ
る。

【００１０】

【課題を解決するための手段】本発明は、テストレート
信号とリーディングクロックとトレーリングクロックと
を出力するタイミングジェネレータと、前記テストレー
ト信号のタイミングでパターンデータを出力するパター
ン発生器と、２つのフォーマットデータを記憶する記憶
部と、前記トレーリングクロックがクロック端子に入力
され、前記フォーマットデータの一方がＤ端子に入力さ
れる第１のＤフリップフロップと、前記トレーリングク
ロックがクロック端子に入力され、前記フォーマットデ
ータの他方がＤ端子に入力される第２のＤフリップフロ
ップと、前記リーディングクロックがクロック端子に入
力され、前記パターンデータがＤ端子に入力され、前記
第１のＤフリップフロップの出力がセット端子に入力さ
れ、前記第２のＤフリップフロップの出力がリセット端
子に入力され、出力波形を装置の出力として発生すると
ともに第１のＤフリップフロップのリセット端子と第２
のＤフリップフロップのリセット端子に入力する第３の
Ｄフリップフロップと、を有することを特徴とするもの
である。

【００１１】

【作用】このような本発明では、リーディングクロック
とトレーリングクロックの立ち上がり，立ち下がりエッ
ジで出力波形を構成する。

【００１２】

【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。以下図５と同
一のものは同一符号を付す。図において、３６は第１の
ＤＦＦで、トレーリングクロックＴＣＫがクロック端子
に入力され、フォーマットデータの一方のデータＤ１が
Ｄ端子に入力される。３７は第２のＤＦＦで、トレーリ
ングクロックＴＣＫがクロック端子に入力され、フォー
マットデータの他方のデータＤ０がＤ端子に入力され
る。３８は第３のＤＦＦで、リーディングクロックＬＣ
Ｋがクロック端子に入力され、パターンデータＰｄａ＊
がＤ端子に入力される。第３のＤＦＦ３８は、第１のＤ
ＦＦ３６のＱ端子の出力がセット端子に入力され、第２
のＤＦＦ３７のＱ端子の出力がリセット端子に入力され
る。そして、Ｑ端子の出力波形を装置の出力として発生
するとともに第１のＤＦＦ３６のリセット端子に入力
し、ＸＱ端子（負論理を出力する端子）の出力を第２の
ＤＦＦ３７のリセット端子に入力する。

【００１３】このような装置の動作を以下で説明する。
図２〜４は図１の装置の動作を説明するタイムチャート
である。図２はＮＲＺ波形を出力するとき、図３はＲＺ
波形を出力するとき、図４はＲ１波形を出力するときで
ある。図６〜９と同一のものは説明を省略する。図にお
いて、（Ｎ）は第３のＤＦＦ３８のＳ端子に入力される
Ｓ入力、（Ｏ）は第３のＤＦＦ３８のＲ端子に入力され
るＲ入力、（Ｐ）は第３のＤＦＦ３８の負論理の出力で
あるＸＱ出力、（Ｑ）は第３のＤＦＦ３８の正論理の出
力であるＱ出力である。

【００１４】以下それぞれの波形出力に分けて本発明の
主要部を説明する。 ＮＲＺ波形が出力される場合（図２） ＮＲＺ波形を出力する場合のフォーマットレジスタ３３
のデータ（Ｄ１，Ｄ０）は（０，０）である。フォーマ
ットレジスタ３３のデータ（Ｄ１，Ｄ０）が（０，０）
であるので、第１のＤＦＦ３６と第２のＤＦＦ３７のＤ
端子には、”０”が入力される。その結果、両方のＤＦ
Ｆの出力は”０”になる。したがって、第３のＤＦＦ３
８のセットとリセット端子にはロウ信号が入力される。
つまり、第３のＤＦＦ３８の出力は、パターンデータＰ
ｄａ＊とリーディングクロックＬＣＫとにより、出力波
形が決定する。リーディングクロックＬＣＫが立ち上が
るときのパターンデータＰｄａ＊を第３のＤＦＦ３８は
記憶し出力する。

【００１５】ＲＺ波形が出力される場合（図３） ＲＺ波形を出力する場合のフォーマットレジスタ３３の
データ（Ｄ１，Ｄ０）は（０，１）である。フォーマッ
トレジスタ３３のデータＤ１が”０”であるので、第１
のＤＦＦ３６のＤ端子には、”０”が入力される。その
結果、第３のＤＦＦ３８のセット端子にはロウ信号が入
力される。つまり、第３のＤＦＦ３８の出力は、パター
ンデータＰｄａ＊とリーディングクロックＬＣＫとリセ
ット信号により、出力波形が決定する。第３のＤＦＦ３
８のＱ出力がロウのとき、第２のＤＦＦ３７は、第３の
ＤＦＦ３８のＸＱ出力がハイであるため、リセット状態
になっている。 第３のＤＦＦ３８はリーディングクロックＬＣＫが立ち
上がるとき、パターンデータＰｄａ＊を記憶し出力す
る。そのとき、パターンデータＰｄａ＊が”１”のと
き、第３のＤＦＦ３８のＱ出力はハイになる。（１） このとき、第３のＤＦＦ３８のＸＱ出力はロウになって
いるので、第２のＤＦＦ３７のリセットは無効になって
いる。したがって、トレーリングクロックＴＣＫが立ち
上がるとき、第２のＤＦＦ３７はフォーマットレジスタ
３３のデータＤ０の値”１”を保持する。つまり、第２
のＤＦＦ３７のＱ出力がハイとなり、第３のＤＦＦ３８
のＲ入力がハイとなる。（２） そして、第３のＤＦＦ３８のＱ出力はロウとなる。
（３） この結果、第３のＤＦＦ３８のＸＱ出力がハイとなり、
第２のＤＦＦ３７をリセットさせる。つまり、第２のＤ
ＦＦ３７のＱ出力がロウとなり、第３のＤＦＦ３８のリ
セットが解除される。（４）

【００１６】Ｒ１波形が出力される場合（図４） Ｒ１波形を出力する場合のフォーマットレジスタ３３の
データ（Ｄ１，Ｄ０）は（１，０）である。フォーマッ
トレジスタ３３のデータＤ０が”０”であるので、第２
のＤＦＦ３７のＤ端子には、”０”が入力される。その
結果、第３のＤＦＦ３８のリセット端子にはロウ信号が
入力される。つまり、第３のＤＦＦ３８の出力は、パタ
ーンデータＰｄａ＊とリーディングクロックＬＣＫとセ
ット信号により、出力波形が決定する。第３のＤＦＦ３
８のＱ出力がハイのとき、第１のＤＦＦ３６は、リセッ
ト状態になっている。 第３のＤＦＦ３８はリーディングクロックＬＣＫが立ち
上がるとき、パターンデータＰｄａ＊を記憶し出力す
る。そのとき、パターンデータＰｄａ＊が”０”のと
き、第３のＤＦＦ３８のＱ出力はロウになる。（１） このとき、第３のＤＦＦ３８のＱ出力がリセット端子に
接続されている第１のＤＦＦ３６は、リセット状態が解
除される。したがって、トレーリングクロックＴＣＫが
立ち上がるとき、第１のＤＦＦ３６はフォーマットレジ
スタ３３のデータＤ１の値”１”を保持する。つまり、
第１のＤＦＦ３６のＱ出力がハイとなり、第３のＤＦＦ
３８のＳ入力がハイとなる。（２） そして、第３のＤＦＦ３８のＱ出力はハイとなる。
（３） この結果、第３のＤＦＦ３８のＱ出力がリセット端子に
接続されている第１のＤＦＦ３６は、リセット状態とな
る。つまり、第１のＤＦＦ３６のＱ出力がロウとなり、
第３のＤＦＦ３８のセットが解除される。（４）

【００１７】ＲＺ波形とリーディングクロックＬＣＫと
トレーリングクロックＴＣＫと第３のＤＦＦ３８の時間
関係を説明する。（図３） リーディングクロックＬＣＫが立ち上がってからＲＺ信
号が立ち上がるまでの時間は、Ｔ_PDである。Ｔ_PDはＦＦ
一段を通過する伝播時間であり、通常ＥＣＬ（エミッタ
結合ロジック）で１ｎｓ〜２ｎｓ程である。この場合、
リーディングクロックＬＣＫは第３のＤＦＦ３８のクロ
ック端子に加えられているので、エッジ動作により第３
のＤＦＦ３８は動作している。次に、トレーリングクロ
ックＴＣＫが立ち上がってから第２のＤＦＦ３７のＱ出
力が立ち上がる時間もＴ_PDである。そして、第２のＤＦ
Ｆ３７のＱ出力の立ち上がりから第３のＤＦＦ３８のＱ
出力が立ち下がるまでの時間もＴ_PDである。Ｒ１波形に
ついても同様なので、説明を省略する。以上のことによ
り、ＲＺ波形とＲ１波形とは最小２Ｔ_PDのパルス幅をも
って出力される。

【００１８】以上のようにリーディングクロックとトレ
ーリングクロックの立ち上がりエッジのみで、出力パル
スの立ち上がりと立ち下がりを決定しているので、双方
のハイ期間が重なる程２つのクロックを近接できる。

【００１９】なお、本発明はこれに限定されるものでは
なく、第１のＤＦＦのＸＱ出力と第３のＤＦＦのＸＱ出
力とをＮＡＮＤゲートに接続し、第２のＤＦＦのＸＱ出
力と第３のＤＦＦのＱ出力とをＡＮＤゲートに接続す
る。そして、ＮＡＮＤゲートの出力とＡＮＤゲートの出
力を選択手段に接続し、この選択手段の出力を出力波形
とする。このような構成にすることにより、一般にＤＦ
Ｆの伝播時間よりもＡＮＤゲート，ＮＡＮＤゲートの伝
播時間の方が小さいので、第１，第２のＤＦＦの変化を
すぐに波形に反映させることができる。また、実施例に
おいては、Ｑ端子の出力、ＸＱ端子の出力に限定した
が、Ｑ端子、ＸＱ端子にＮＯＴゲートを接続し、それぞ
れＸＱ端子、Ｑ端子と同じ効果を得る構成も本発明に含
まれる。

【００２０】

【発明の効果】本発明によれば、リーディングクロック
とトレーリングクロックの立ち上がりエッジのみで、出
力パルスの立ち上がりと立ち下がりを決定しているの
で、双方のハイ期間が重なる程２つのクロックを近接で
きる。したがって、最小パルス幅はリーディングクロッ
クとトレーリングクロックのパルス幅に依存しないの
で、従来例より狭いパルス幅の信号を得ることができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】図１の装置のＮＲＺ波形出力の動作を説明する
タイムチャートである。

【図３】図１の装置のＲＺ波形出力の動作を説明するタ
イムチャートである。

【図４】図１の装置のＲ１波形出力の動作を説明するタ
イムチャートである。

【図５】従来の波形発生装置の構成ブロック図である。

【図６】図５の装置のフォーマットエンコーダ回路３２
が出力する波形の動作を説明するタイムチャートであ
る。

【図７】図５の装置がＮＲＺ波形を出力するときのフォ
ーマットマトリックス３４以降の動作を説明するタイム
チャートである。

【図８】図５の装置がＲＺ波形を出力するときのフォー
マットマトリックス３４以降の動作を説明するタイムチ
ャートである。

【図９】図５の装置がＲ１波形を出力するときのフォー
マットマトリックス３４以降の動作を説明するタイムチ
ャートである。

【図１０】フォーマットレジスタ３３のデータと図５の
装置の出力波形との真理値表を示す。

【図１１】波形発生装置の波形と動作状態との真理値表
を示す。

【図１２】リーディングクロックとトレーリングクロッ
クとの立ち上がりを短くしたときの説明図である。

【符号の説明】

１ タイミングジェネレータ ２ パターン発生器 ３３ フォーマットレジスタ ３６ 第１のＤＦＦ ３７ 第２のＤＦＦ ３８ 第３のＤＦＦ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 テストレート信号とリーディングクロッ
   クとトレーリングクロックとを出力するタイミングジェ
   ネレータと、 前記テストレート信号のタイミングでパターンデータを
   出力するパターン発生器と、 ２つのフォーマットデータを記憶する記憶部と、 前記トレーリングクロックがクロック端子に入力され、
   前記フォーマットデータの一方がＤ端子に入力される第
   １のＤフリップフロップと、 前記トレーリングクロックがクロック端子に入力され、
   前記フォーマットデータの他方がＤ端子に入力される第
   ２のＤフリップフロップと、 前記リーディングクロックがクロック端子に入力され、
   前記パターンデータがＤ端子に入力され、前記第１のＤ
   フリップフロップの出力がセット端子に入力され、前記
   第２のＤフリップフロップの出力がリセット端子に入力
   され、出力波形を装置の出力として発生するとともに第
   １のＤフリップフロップのリセット端子と第２のＤフリ
   ップフロップのリセット端子に入力する第３のＤフリッ
   プフロップと、を有することを特徴とする波形発生装
   置。