JPH08263285A - 命令をリアル・タイムで処理する装置または方法 - Google Patents

Abstract

(57)【要約】 【課題】 リアル・タイム処理に好適なプロセッサを提
供する。 【解決手段】 プロセッサは命令コードを受信し、それ
をブール回路において処理し、その論理結果を生成する
命令コード制御装置とブール回路の論理結果により複数
の入力信号線（Ａ乃至Ｄ）のいずれかを選択するマルチ
プレクサを含む次アドレス制御装置とを含む。プロセッ
サはトリガ信号によりトリガされ、各命令コードはプロ
セッサにより連続トリガ信号の間に処理される。トリガ
信号が発生すると、本発明によるプロセッサは処理され
る命令コードのアドレスを含む信号を制御メモリ及びユ
ーザ・データ・メモリに発行する。そのアドレスに対応
する命令コードが制御メモリからプロセッサにロードさ
れ、そこで処理される。この処理の１つの結果は続いて
処理される命令コードのアドレスであり、これが続くト
リガ信号の発生時に処理される。命令コードのこのロー
ド及び処理がプログラムの終りに達するか、割込み信号
が停止ルーチンを呼出すまで連続トリガ信号の間の各サ
イクルにおいて連続的に発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は命令コードを処理す
るプロセッサに関し、特に、リアル・タイム・プロセッ
サに関する。

【０００２】

【従来の技術】従来技術によるマイクロプロセッサの構
成が、EPO Applied Technology Series、Volume 8、COR
NILLIE、O．、"Microprocessors"に見い出され、図１に
示される。図１の従来のマイクロプロセッサは、命令レ
ジスタに含まれる命令を解読する制御装置を含む。"解
読（deciphering）"はここでは、命令レジスタの内容が
コマンドが実行されるように解釈されることを意味す
る。命令実行のための一連の演算を実行するために必要
な内部接続が、順次マイクロプログラムに従い生成され
る。

【０００３】図１のマイクロプロセッサは、データ・バ
スから命令を受信する命令レジスタを含むレジスタ構造
により構成される。インデックス・レジスタは、レジス
タ内容を参照し、外部メモリをアドレス指定するために
使用される。プログラム・カウンタは、続く命令が見い
出されるアドレスを含む。加算、減算及びＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＥＸＯＲの論理関数がシフト・レジスタ
演算論理装置（ＡＬＵ）により実行され、同時にワード
のビットが左または右にシフトされる。ＡＬＵにより実
行される演算結果はアキュムレータに記憶され、外部装
置に出力されたり、また逆に外部装置からのワードがア
キュムレータに入力されたりする。補助内部レジスタな
どの他のレジスタも、外部メモリのためのインジケータ
（"ポインタ"）として機能する（レジスタの内容、従っ
てアドレスとして作用する）。

【０００４】図１のプロセッサは更にアドレス・バス及
びデータ・バスへの外部接続を含み、これにより演算に
要求される命令コード及び条件コードを含む制御メモリ
（図示せず）がアドレス指定可能になる。

【０００５】図１のプロセッサにおいて演算を開始する
ためにプログラム・カウンタが特定の位置にセットさ
れ、プログラムが開始するメモリの適切なアドレスを指
示する。この開始アドレスにおいてマイクロプロセッサ
はその最初の命令を探し出し、それを命令レジスタに転
送するのと同時にメモリ内のプログラムが順番に実行さ
れるようにプログラム・カウンタを１だけ増分する。命
令は復号化され、その後、プロセッサは命令を構成する
バイト数、並びに命令を実行するために内部論理がどの
ように接続されねばならないかを知ることになる。最後
に命令が実行され、同様にしてプログラム全体が実行さ
れる。例えばプログラム・カウンタ値などの演算条件が
プロセッサ内において連続的に提供される。

【０００６】既知のマイクロプロセッサは、入来データ
及びアドレスを処理するための複数のクロック同期（cl
ocked）レジスタを含む。入来命令コードは入力レジス
タに最初に登録され、次のクロック信号が発生すると
き、同期してクロック出力される。命令コードの処理の
間、更に別のデータの登録及び同期クロック出力が提供
される。従って、特定の命令コードの処理に必要なクロ
ック・サイクル数はその演算の複雑度に依存する。ここ
でクロック・サイクルは連続するクロック信号の間の時
間である。

【０００７】リアル・タイム処理は近年、一層その重要
度を増している。リアル・タイム処理は出力の生成時期
が重要である処理を意味する。これは通常、入力が物質
界における特定の動きに相当し、出力がその同一の動き
に関連しなければならないことによる。第１のリアル・
タイム条件としての入力時刻から出力時刻までの遅れ
は、受諾可能な適時性（timeliness）のために、十分小
さくなければならない。ここで適時性とはトータル・シ
ステムの機能である。リアル・タイム・システムは通
常、その応答時間がミリ秒のオーダのシステムと考えら
れる。それに対して、対話型システムはその応答時間が
秒のオーダであり、バッチ・システムは応答時間が時間
または日のオーダである。

【０００８】更に別のリアル・タイム条件は、リアル・
タイム・システムが予測可能で最小の割込み待ち時間を
要求することである。ここで割込み待ち時間とは、割込
み呼出しからその実行の開始までの時間である。割込み
呼出しはプロセッサに対して、非同期事象が発生したこ
とを示す信号である。命令の現シーケンスが一時的に保
留（中断）され、割込みに適切なシーケンスがそこから
開始される。割込み呼出しに対する即時応答はリアル・
タイム・アプリケーションにおける基本的条件である。

【０００９】既知のプロセッサ・アーキテクチャによる
リアル・タイム処理では、リアル・タイム処理条件を実
現するために、高速プロセッサ及び高速制御メモリなど
の高速な、従って高価なコンポーネントを要求する。

【００１０】リアル・タイム処理のための高速プロセッ
サは一般に、直列データ・アプリケーションによる時間
損失を回避するために、演算に必要な全てのデータの同
時且つ並列アプリケーションを要求する。既知のプロセ
ッサ構造では、従って演算に要求される全てのデータが
それぞれの制御メモリにおいて同時に使用可能であり、
ビット長が約１００ビット乃至５００ビットの制御メモ
リが一般に使用される。しかしながら、これらの１００
ビット乃至５００ビット長のメモリのアドレス指定及び
制御の結果、処理速度の損失が次の要因により生じる。
アドレス・ファン・アウト、高い容量性負荷及び広域の
信号外乱による遅延。アドレス指定メモリに要求される
長い伝送路。大きな物理寸法を有する大規模プロセッサ
ＡＳＩＣ。大電力消費。追加のドライバの必要性。

【００１１】一方、直列またはパイプライン化データ・
アプリケーションは達成可能な処理速度の明らかな制限
を生じる。

【００１２】

【発明が解決しようとする課題】本発明の目的は、リア
ル・タイム処理に好適なプロセッサを提供することであ
る。

【００１３】本発明の別の目的は、最小の割込み待ち時
間を有するプロセッサを提供することである。

【００１４】更に本発明の別の目的は、低価格コンポー
ネントにより高速処理速度を達成するプロセッサを提供
することである。

【００１５】本発明のこれらの目的が、本発明の特許請
求の範囲の請求項１による処理装置または請求項８によ
る方法により達成される。

【００１６】

【課題を解決するための手段】トリガ信号（例えばクロ
ック信号）が発生すると、本発明によるプロセッサは、
処理される命令コードのアドレスを含む信号を制御メモ
リまたはユーザ・データ・メモリに発行する。そのアド
レスに相当する命令コードが制御メモリからプロセッサ
にロードされ、そこで処理される。この処理の結果、引
き続いて処理される命令コードのアドレスが生成され、
引き続きトリガ信号が発生するとこのアドレスが処理さ
れる。命令コードのこのロード及び処理は連続トリガ信
号の間の各サイクルにおいて連続的に発生し、これはプ
ログラムの終りに達するか、割込み信号が停止ルーチン
を呼出すまで継続される。

【００１７】各命令コードが連続するトリガ信号の間
（または１クロック・サイクル内）に処理され、命令コ
ード・シーケンスのタイミングを予測可能にするので、
上述のリアル・タイム条件が達成される。割込み信号が
割込みルーチンを呼出している時、プロセッサ１１０に
おける割込み待ち時間（割込み呼出しからその実行の開
始までの時間）は、連続トリガ信号の間の時間（または
同期クロックが提供される場合には、１クロック・サイ
クル）よりも小さい。

【００１８】

【発明の実施の形態】図２は、本発明によるプロセッサ
１１０を含む処理装置１００の一般ブロック図を示す。
プロセッサ１１０の出力は、アドレス信号線１１５及び
信号線１１８を介して制御メモリ（ＣＭ）１２０に接続
される。フィードバック・ループ１３０は更に、制御メ
モリ１２０の出力とプロセッサ１１０の入力との間の接
続を提供する。

【００１９】制御メモリ１２０は、プロセッサ１１０に
おける各演算に対応するコード化機能及び条件を含む命
令コードを含み（例えばハード・ディスク、ディスケッ
トまたはホスト・コンピュータからのプリロード・プロ
グラムとして含む）、プロセッサ１１０により制御され
る。制御メモリ１２０はプロセッサ１１０によりアドレ
ス信号線１１５を介してアドレス指定され、制御メモリ
１２０内のデータは信号線１１８を介して、プロセッサ
１１０により変更される。追加のユーザ・データ・メモ
リ１４０は、アドレス信号線１１５を介して、プロセッ
サ１１０により制御メモリ１２０と並列にアドレス指定
され、プロセッサ１１０による特殊目的機能（例えば、
ＡＬＵにおけるアルゴリズム的論理演算、或いは後述の
例のような周波数またはタイミング生成）の実行を可能
にする。ユーザ・データ・メモリ１４０はまた特殊目的
機能の実行に必要な命令コード及び演算条件を含むデジ
タル情報をプリロードすることができる。ユーザ・デー
タ・メモリ１４０は、例えば"ステート・マシン"を実行
するプログラムの実行の間に変更データ出力１５０を介
して、プロセッサ１１０により変更される。

【００２０】プロセッサ１１０は更に、クロック入力、
ユーザ・データ・フィードバック信号を受信するデータ
・フィードバック入力１６０、及びプロセッサ・コマン
ド、フラグ及び割込み信号を受信する制御入力１７０を
含む。

【００２１】ここで処理装置１００は図２に示される実
施例に限らないことは理解されよう。プロセッサ１１０
の様々な他の入力及び出力が実際のアプリケーションに
依存して可能である。更に制御メモリ１２０及びユーザ
・データ・メモリ１４０が別々のアドレス信号線により
アドレス指定されたり、或いは信号線１１５及び１５０
などの追加の変更信号線を必要とせずに、アドレス信号
線を通じて直接変更可能であることが理解されよう。

【００２２】一般に、リアル・タイム処理装置１００に
おける処理は、図１の処理に従い実質的に実行される。
命令コードが制御メモリ１２０からロードされ、プロセ
ッサ１１０において処理される。しかしながら、主な違
いはクロック信号に対する命令コードの異なる処理順序
にある。既に述べたように、従来のプロセッサにおいて
１命令コードの処理に要求されるクロック・サイクル数
は演算の複雑度により決定される。しかしながら、本発
明によるリアル・タイム処理装置１００では、１命令コ
ードの処理時間は連続クロック信号の間のサイクル・タ
イムに制限される。このことはプロセッサ１１０におい
て、それぞれの命令コードの処理に要するクロック・サ
イクル数が１クロック・サイクルに決定されることを意
味する。

【００２３】クロック信号が発生すると、プロセッサ１
１０はアドレスＡＤＤＲｍを含む信号を、アドレス信号
線１１５を介して、制御メモリ１２０及びユーザ・デー
タ・メモリ１４０に発行する。ここでアドレスＡＤＤＲ
ｍは、次のクロック信号が発生する以前に、プロセッサ
１１０により処理される命令コードのアドレスを表す。
同時に制御メモリ１２０及びユーザ・データ・メモリ１
４０において、データがプロセッサ１１０により、それ
ぞれ信号線１１８及び信号線１５０を介して変更され
る。他のユーザ・データまたは制御データはプロセッサ
１１０により信号線１６０または１７０を介して受信さ
れる。アドレス信号線１１５上のアドレスＡＤＤＲｍが
有効な場合、制御メモリ１２０に記憶される提供アドレ
スＡＤＤＲｍに対応する命令コードが信号線１３０を介
してプロセッサ１１０に提供され、そこで処理される。
提供された命令コードに対するプロセッサ１１０におけ
る処理の１つの結果は、次のクロック信号の発生時に処
理される次の命令コードのアドレスＡＤＤＲｎである。

【００２４】次のクロック信号が発生すると、プロセッ
サ１１０はアドレスＡＤＤＲｎを含む信号をアドレス信
号線１１５を介して制御メモリ１２０及びユーザ・デー
タ・メモリ１４０に発行する。ここでアドレスＡＤＤＲ
ｎは続くクロック信号が発生する以前に、プロセッサ１
１０により処理される命令コードのアドレスを表す。同
時に制御メモリ１２０及びユーザ・データ・メモリ１４
０において、データがプロセッサ１１０により、それぞ
れ信号線１１８及び信号線１５０を介して変更される。
他のユーザ・データまたは制御データはプロセッサ１１
０により信号線１６０または１７０を介して受信され
る。アドレス信号線１１５上のアドレスＡＤＤＲｎが有
効な場合、制御メモリ１２０に記憶される提供アドレス
ＡＤＤＲｎに対応する命令コードが信号線１３０を介し
てプロセッサ１１０に提供され、そこで処理される。再
度、提供された命令コードに対するプロセッサ１１０に
おける処理の１つの結果は、続くクロック信号の発生時
に処理される次の命令コードのアドレスＡＤＤＲｓであ
る。

【００２５】ここでプロセッサ１１０は、固定クロック
周波数（例えば水晶発振器）により刻時されるか、また
は命令コードの処理が要求される度に、非同期に刻時さ
れることが理解されよう。

【００２６】より一般的には、トリガ信号（例えばクロ
ック信号）が発生するとき、プロセッサ１１０は処理さ
れる命令コードのアドレスを含む信号を制御メモリ１２
０（及びユーザ・データ・メモリ１４０）に発行する。
そのアドレスに対応する命令コードが制御メモリ１２０
からプロセッサ１１０にロードされ、そこで処理され
る。この処理の１つの結果は、次のトリガ信号の発生時
に続いて処理される命令コードのアドレスである。命令
コードのこのロード及び処理はプログラムの終りに達す
るか、割込み信号が停止ルーチンを呼出すまで連続トリ
ガ信号の間の各サイクルにおいて連続的に発生する。

【００２７】各命令コードが連続トリガ信号の間（また
は１クロック・サイクル内）に処理されるので、本発明
のプロセッサ１１０は命令コード・シーケンスのタイミ
ングを予測可能にし、従って、上述のリアル・タイム条
件が容易に達成される。割込み信号が割込みルーチンを
呼出す時には、プロセッサ１１０における割込み待ち時
間（割込み呼出しからその実行の開始までの時間）が連
続トリガ信号の間の時間（または同期クロックが提供さ
れる場合には、１クロック・サイクル）よりも小さい。

【００２８】図３は本発明によるプロセッサ１１０の実
施例を示す。プロセッサ１１０は条件及び命令コード制
御装置（ＣＯＣ）２００、次アドレス制御装置（ＮＡ
Ｃ）２１０、及び機能処理装置２２０を含む。ＣＯＣ２
００及び機能処理装置２２０は、フィードバック・ルー
プ信号線１３０を介して、制御メモリ１２０から命令コ
ードを受信する。機能処理装置２２０は、提供される命
令コードを処理し（例えばプログラム・カウンタ比較、
フラグ・レジスタ比較など）、その信号（例えばプログ
ラム・カウンタ信号、プログラム・ロード信号、フラグ
信号など）をその出力信号線２２２及び２２４上に生成
し、ＣＯＣ２００及びＮＡＣ２１０に伝達する。機能処
理装置２２０により生成される信号は、プロセッサ１１
０において命令コードの処理のための機能制御信号とし
て内部的に使用される。

【００２９】条件及び命令コード制御装置（ＣＯＣ）２
００は、命令コードをブール・インタロック回路２３０
において処理し、その論理結果が制御信号線２４０上に
セットされ、次アドレス制御装置２１０のマルチプレク
サ２５０の制御入力として作用する。ここでブール・イ
ンタロック回路２３０は、ＡＮＤ、ＯＲ、ＥＸＯＲまた
はインバータ（ここでは丸印として示される）・ゲート
などの論理ブール要素だけを含むことが理解されよう。
ブール・インタロック回路２３０における論理ブール要
素のブール関数への組合わせは、処理装置１００におけ
る処理に使用されるそれぞれの命令コードにより決定さ
れる。信号線１３０上の命令コードはブール・インタロ
ック回路２３０により割込まれ、その結果が制御信号線
２４０上に出力される。

【００３０】図３のマルチプレクサ２５０は複数の入力
信号線Ａ、Ｂ、Ｃ、Ｄなどを含み、これらの各々はマル
チプレクサ２５０において、制御信号線２４０により選
択される。入力信号線Ａ、Ｂ、Ｃ、Ｄなどは、次に処理
される命令コードを含むアドレスの様々な可能性を表
し、例えば現在有効なアドレス、制御メモリ１２０から
信号線１３０を介して提供されるアドレス、またはユー
ザ提供アドレスなどから導出される。制御信号線２４０
により選択される入力信号線はマルチプレクサ２５０の
出力Ｅ上にセットされ、レジスタ２６０に登録される。
レジスタ２６０は更にクロック信号を受信し、クロック
に同期して、アドレス・データを信号線Ｅからアドレス
信号線１１５に出力する。ここでマルチプレクサ２５０
により提供される多重化機能は、既知の任意の種類のス
イッチング回路により確立されることが理解されよう。

【００３１】当業者には、マルチプレクサ２５０に提供
される信号の確実な時間マッチングが提供されなければ
ならないことが明らかであろう。すなわち、最も遅い信
号がマルチプレクサ２５０に、従ってアドレス・レジス
タ２６０に間に合って提供されるように、すなわち次の
クロック信号が発生する以前に提供されるように保証す
る必要がある。次の処理アドレスが新たなクロック・サ
イクル毎にアドレス信号線１１５上で有効となるために
は、ブール・インタロック回路２３０における論理ブー
ル演算、及びマルチプレクサ２５０により提供される次
の処理アドレスの選択オペレーションが１クロック・サ
イクル内で実行されなければならない。

【００３２】図３の好適な実施例では、次の処理アドレ
スに対応して、４つの異なる分岐オプションが制御信号
線２４０により選択される。各分岐オプションはそれぞ
れの信号線Ａ乃至Ｄに提供されるそれぞれのアドレスに
より表され、次の処理アドレスは、信号線Ａ乃至Ｄのい
ずれかを選択することにより選択される。４つの分岐オ
プションは次のようである。 信号線Ａ：現アドレスに留まる。 信号線Ｂ：所与の特定の値だけ、現アドレスから進む
（例えば現アドレスに"１"を加算し、次に高位のアドレ
スの命令コードを選択する）。 信号線Ｃ：所与のアドレス、例えば制御メモリからの直
接データ・ビットに分岐する。 信号線Ｄ：スタックに記憶されるアドレス（例えば最も
一般的には、サブルーチンで使用されるアドレスを含
む）に分岐する。

【００３３】アドレス演算における上記４つのオプショ
ンは、ほとんどのプログラム言語において共通に使用さ
れる分岐可能性を表す。しかしながら、本発明によるア
ドレス演算は上記のアドレス演算に限られるものではな
いことが理解されよう。例えばユーザ・フィードバック
入力からのアドレスなどの、あらゆる可能なアドレス演
算が使用されうる。特定のアプリケーションでは、例え
ば制御メモリ１２０などの所与のアドレスにプログラム
をロードする必要がある場合、この所与のアドレスが"
プログラム・ロード・モード"が選択されるときに、別
のアドレス・オプションとして作用する。

【００３４】図３のプロセッサ１１０の詳細実施例がプ
ロセッサ１１０のアプリケーション例として後述されよ
う。

【００３５】当業者には、処理装置１００において、１
個のクロック同期（またはトリガ式）レジスタすなわち
アドレス・レジスタ２６０だけが、プロセッサ１１０、
アドレス信号線１１５、制御メモリ１２０及びフィード
バック・ループ１３０から成る回路ループ内に含まれる
ことが理解されよう。このことは１個のクロック同期
（またはトリガ式）レジスタだけが次に処理される命令
コードのアドレスの受信処理に必要な信号の入力順序に
影響を及ぼすことを意味する。この構成は１命令コード
が１クロック・サイクル内に（または次のトリガ信号が
発生するまでに）完全に処理されることを可能にする。
この回路ループ内における信号の流れは、次の命令コー
ドの有効アドレスがクロック（または別のトリガ）信号
の発生時に制御メモリ１２０に伝達されるように同期さ
れねばならない。

【００３６】プロセッサ１１０における処理速度を向上
する可能性は命令コードのビット長を減らすことであ
る。制御メモリ１２０に記憶される命令コードが、従っ
て基本機能コードとサブ機能コードとに分割される。基
本機能コードはオペレーションの間に連続的に使用され
る命令コードを含み、このことは基本機能コードがあら
ゆるオペレーションに対応して要求されることを意味す
る。サブ機能コードは、プロセッサによる処理の間に連
続的には要求されずに特定のサブ機能が要求されるとき
にだけ要求されるデータを含む。例えばカウンタが所定
値までカウントするオペレーションでは、基本機能は所
定値に達するまで単にカウントするカウント機能自体で
ある。このカウンタの例では、典型的なサブ機能は所定
値に達したときにだけ要求されて、カウンタ・レジスタ
に次の値をロードすることである。

【００３７】図４は、基本機能コードとサブ機能コード
とに分割される命令コードの実施例を示す。命令コード
の少なくとも１つの第１バイト３００が、少なくとも１
つのサブ機能制御ビット３０５を含む。第１バイト３０
０は基本機能コードを含み、命令コードの複数の他のバ
イト３１０はサブ機能コードを含む。少なくとも１つの
サブ機能制御ビット３０５の値が、他のバイト３１０の
意味合いを決定する。

【００３８】アプリケーションに応じて必要なサブ機能
制御ビット３０５の数は、要求されるサブ機能の数によ
り決定される。また、基本機能を含む第１バイト３００
の数及びサブ機能を含む他のバイトの数は、複雑度並び
に基本機能及びサブ機能の数により決定される。更に、
所定のサブ機能制御ビット３０５を提供する代わりに、
他のバイト３１０の意味が、第１バイト３００内の所与
の特定のビットの組合わせにより決定されてもよい。

【００３９】好適な実施例では、他のバイト３１０は通
常、基本機能を処理するために要求されるコードに相当
する拡張基本機能コードとして解釈される。しかしなが
ら、第１バイト３００内の所与の特定のビット組合わせ
が認識されるときには、サブ機能制御ビット３０５が最
終的に、そのサブ機能コードにより表されるサブ機能を
決定する。

【００４０】ハイ・ビット長の命令コードにより、全て
の情報を並列に提供する代わりに、図４のデータ構造に
よる情報は命令コード内に隠され、サブ機能制御ビット
３０５の支援により解釈されねばならない。詳細例につ
いては後述する。

【００４１】命令コードを基本機能コードとサブ機能コ
ードとに分割する結果、制御メモリ１２０は基本機能セ
クションとサブ機能セクションとを含む。オペレーショ
ンに際し、サブ機能呼出し（すなわち基本機能に含まれ
ない追加データの要求）が例えば基本機能コードのサブ
機能制御ビット３０５により指示されると、基本機能コ
ードがプロセッサ・ジャンプ・オペレーションを生成す
る。プロセッサ・ジャンプ・オペレーションは、次のク
ロック信号の発生時にプロセッサ１１０が自動的に次に
処理される命令コードが記憶される特定のアドレスに"
ジャンプ"することを意味する。ここでこのアドレス
は、現命令コード内にアドレスとして明示的には提供さ
れない。こうしたプロセッサ・ジャンプ・オペレーショ
ンは、例えば現アドレスを１だけ進める前進オペレーシ
ョンであったりする。好適には、プロセッサ・ジャンプ
・オペレーションはハードウェアにより実行され、この
ことは例えばブール・インタロック回路２３０に提供さ
れる命令コード（好適には基本機能コード）の特定のビ
ット組合わせが、信号線Ｂ上の"前進（advanced）"アド
レスを自動的に選択することを意味する。

【００４２】プロセッサ・ジャンプ・オペレーションと
同時に、制御メモリ１２０のサブ機能セクションからの
現有効データが機能処理装置２２０の所定のサブ機能レ
ジスタにロードされる。このことはプロセッサ１１０が
プロセッサ・ジャンプ・オペレーションを実行するのと
並行して、制御メモリ１２０のサブ機能セクションから
の"隠れ（hidden）"データが機能処理装置２２０のサブ
機能レジスタに転送されることを意味する。この並行オ
ペレーションにより追加のクロック・サイクルが不要と
なり、プロセッサ・ダミー・サイクルが回避される。

【００４３】本発明を更に説明するために、次に周波数
及びタイミング発生器におけるシーケンサ回路としての
プロセッサ１１０のアプリケーション例について述べ
る。図５は周波数及びタイミング発生器の実施例を示
す。周波数及びタイミング合成器３５０が図２のユーザ
・データ・メモリ１４０に、更に信号線１６０を介して
プロセッサ１１０に接続される。周波数及びタイミング
合成器３５０は既知のものであるが、好適には欧州特許
出願番号第９４１０８６７５．３号で述べられる周波数
及びタイミング合成器である。

【００４４】図５の周波数及びタイミング発生器の目的
は、タイミング・エッジの生成を表す所与のタイミング
値（例えばユーザまたは記憶プログラムによる）からタ
イミング・エッジを生成することである。好適には一連
のタイミング値が提供され、それらから一連の直列のタ
イミング・エッジが生成される。タイミング値は、好適
にはユーザ・データ・メモリ１４０に記憶される。制御
メモリ１２０はタイミング及び周波数生成に必要な命令
コード及び条件を含む。

【００４５】オペレーションに際しタイミング・エッジ
が生成されるべき時、プロセッサ１１０は有効アドレス
信号を信号線１１５を介して、制御メモリ１２０及びユ
ーザ・データ・メモリ１４０に発行する。アドレス信号
線１１５上の提供アドレスに対応して、プロセッサ１１
０で処理される命令コードが既に述べたように、制御メ
モリ１２０から信号線１３０を介して、プロセッサ１１
０にロードされる。プロセッサ１１０は次にこの命令コ
ードを処理し、続いて処理される命令コードのアドレス
を決定する。同時にアドレス信号線１１５上の提供アド
レスに対応するタイミング値（現在生成されるタイミン
グ・エッジを表す）が、ユーザ・データ・メモリ１４０
から周波数及びタイミング合成器３５０にロードされ、
タイミング・エッジが周波数及びタイミング合成器３５
０により生成される。

【００４６】ユーザ・データ・メモリ１４０にアドレス
信号を提供し、次にそれぞれのタイミング値を周波数及
びタイミング合成器３５０にロードする代わりに、現在
生成されるタイミング・エッジのタイミング値と処理さ
れる命令コードのアドレスとを含む信号が使用されても
よい。

【００４７】タイミング・エッジが周波数及びタイミン
グ合成器３５０によりその出力信号線３６０上に出力さ
れるとき、プロセッサ１１０は信号線１６０を介してト
リガされ、次のタイミング値に対応する命令コードが処
理される。プロセッサ１１０はこの次のタイミング値及
び続いて処理される命令コードのアドレスを、アドレス
信号線１１５上に発行する。

【００４８】図５のアプリケーションの好適な実施例で
は、プロセッサ１１０は固定周波数の内部クロックによ
ってではなく、タイミング・エッジが処理されるとき
に、周波数及びタイミング合成器３５０により発行され
る信号線１６０上のトリガ信号により非同期に刻時され
る。このことは、プロセッサ１１０の１サイクルが２つ
の連続するタイミング・エッジ間の時間により決定され
ることを意味する。これはプロセッサ１１０の最小サイ
クル・タイム（プロセッサ１１０が１つのタイミング値
に対応して１つの命令コードを処理するために要する時
間）が、少なくとも周波数及びタイミング合成器３５０
の連続するタイミング・エッジ間の最小時間以下である
ことを要求する。この実施例では、プロセッサ１１０の
１命令サイクルは周波数及びタイミング合成器３５０の
命令サイクルに等しい。

【００４９】前記欧州特許出願番号第９４１０８６７
５．３号で述べられる周波数及びタイミング合成器が使
用される場合、一連の複数のタイミング値が並列に処理
される。この場合、次の一連のタイミング値が（並列
に）処理されなければならないときに、トリガ信号が最
初に周波数及びタイミング合成器３５０から信号線１６
０上に発行される。次に、プロセッサ１１０の１サイク
ルが２つの連続する一連のタイミング値の処理の間に決
定される。このことは、プロセッサ１１０の要求最小サ
イクル・タイムが周波数及びタイミング合成器３５０の
連続するタイミング・エッジ間の最小時間よりも大きい
ことを可能にする。

【００５０】図５の上述のアプリケーションにおいて要
求される命令コードは、１つの"DOオペレーション"だけ
を要求する。IF if条件がifオペレーションを実行（D
O）する、ELSEIF else条件がelseオペレーションを実行
（DO）する。

【００５１】オペレーション（ifオペレーションまたは
elseオペレーション）は次のようである。前進する（ア
ドレス＝現アドレス＋１）。ラベルに移行する（アドレ
ス ｎｎ）。スタックをポップする（スタックに分岐
し、スタックを減分または回転する）。割込みルーチン
を呼出す（割込みルーチンにより、システム割込み。停
止フラグをセット。システム停止。システム停止及び割
込み）。

【００５２】図６は、図５のアプリケーションにおける
プロセッサ１１０の詳細実施例を示す。条件及び命令コ
ード制御装置（ＣＯＣ）２００が、その入力信号線１３
０において命令コードを受信し、命令コードをブール・
インタロック回路２３０で処理する。if条件は入力信号
線１３０Ａ上に、else条件は入力信号線１３０Ｂ上に、
if命令コードは入力信号線１３０Ｃ上に、そしてelse命
令コードは入力信号線１３０Ｄ上にそれぞれ提供され
る。入力信号線１３０Ａ上のif条件が第１のマルチプレ
クサ４００への制御入力として最初に提供され、入力信
号線１３０Ｂ上のelse条件が第２のマルチプレクサ４１
０への制御入力として提供される。第１及び第２のマル
チプレクサ４００及び４１０は、機能処理装置２２０か
ら信号線２２２を介して提供される期待条件（例えばプ
ログラム・カウンタが経過する場合の分岐）を選択す
る。ここで機能処理装置２２０により提供される条件
は、プロセッサ１１０のアプリケーションに依存するこ
とが理解されよう。プロセッサの内部条件を提供する技
術は既知であるので、ここでは触れないことにする。

【００５３】第１のマルチプレクサ４００における選択
結果と、入力信号線１３０Ｃ上のif命令コードと、信号
線４１５上のプログラム・ロード信号とが第１の複数の
ＡＮＤゲート４２０に提供される。プログラム・ロード
信号はプログラム・データを制御メモリ１２０にプリロ
ードし、マルチプレクサ２５０に信号線Ａを選択させ
る。第２のマルチプレクサ４１０における選択結果と、
入力信号線１３０Ｄ上のelse命令コードと、第１の複数
のＡＮＤゲート４２０の論理結果とが第２の複数のＡＮ
Ｄゲート４３０に提供される。

【００５４】第１及び第２の複数のＡＮＤゲート４２０
及び４３０の論理結果は、信号線４３５上の前進強要
（FORCE ADVANCE）信号と共に複数のＯＲ／ＮＯＲゲー
ト４４０に提供される。前進強要信号は、現アドレスの
ハードウェアによる前進を可能にする。複数のＯＲ／Ｎ
ＯＲゲート４４０の論理結果は、最後にマルチプレクサ
２５０の選択制御信号線２４０上に提供される。

【００５５】ここで第１及び第２の複数のＡＮＤゲート
４２０及び４３０、複数のＯＲ／ＮＯＲゲート４４０に
それぞれ含まれる並列ゲートの数、及びそれらの相互接
続の数は、特定のアプリケーションで使用されるそれぞ
れの命令及び条件コードに依存することが理解されよ
う。しかしながら、この相互接続は既知であるので、こ
こでは触れないことにする。

【００５６】ブール・インタロック回路２３０の好適な
実施例では、プログラム・ロード信号４１５が高で（こ
れはプログラムがロードされないことを意味する）、且
つ入力信号線１３０Ｃ上に提供されるif命令コードが低
のとき、第１の複数のＡＮＤゲート４２０の出力がサブ
機能イネーブル信号４５０を提供する。上述したよう
に、この実施例では他のバイト３１０（図４参照）は通
常、拡張基本機能コードすなわち基本機能の処理に要求
されるコードとして解釈される。しかしながら、入力信
号線１３０Ｃ上に提供される第１バイト３００に所与の
特定のビット組合わせが提供される場合にはサブ機能呼
出しが認識され、サブ機能イネーブル信号４５０が発行
される。図６の実施例では、所与の特定のビット組合わ
せは信号線１３０Ｃ上の全ての信号が低に相当する。

【００５７】ブール・インタロック回路２３０の論理ゲ
ートの詳細な相互接続は、プロセッサ１１０で使用され
る命令コードに依存することが理解されよう。基本的に
信号線１３０Ａ及び１３０Ｂ上の条件コードは、機能処
理装置２２０により提供される条件を選択するように構
成されねばならない。信号線１３０Ｃ及び１３０Ｄ上の
命令コードは、マルチプレクサ４００及び４１０からの
選択条件と組合わされて、マルチプレクサ２４０により
処理される次のアドレスを選択しなければならない。信
号線１３０Ｃ及び１３０Ｄ上の命令コードは、前進強要
信号及びプログラム・ロード信号と組合わされて、制御
メモリ１２０に対するプログラム・ロード要求の処理を
高速化することもできる。

【００５８】図６に示される実施例の次アドレス制御装
置（ＮＡＣ）２１０は、第１のマルチプレクサ２５０及
びアドレス・レジスタ２６０の他に第２のマルチプレク
サ４６０を含む。第２のマルチプレクサ４６０は、信号
線４６５上のプログラム・ロード・アドレス、及びアド
レス・レジスタ２６０からのアドレス信号線１１５上の
出力フィードバックを入力として有する。プログラム・
ロード・アドレスは、制御メモリ１２０内のアドレスを
伝達する。プログラムが制御メモリ１２０にロードされ
る場合には、そこには提供される命令コードが記憶され
る。第２のマルチプレクサ４６０はプログラム・ロード
信号４１５により制御され、アドレス信号線１１５上の
現アドレスを選択するか、プログラムが制御メモリ１２
０にロードされる場合には、信号線４６５上のプログラ
ム・ロード・アドレスを選択し、それを信号線Ａ上に第
１のマルチプレクサ２５０への入力としてセットする。

【００５９】現アドレスを有するアドレス信号線１１５
は、更に加算器４７０にも接続され、これは現アドレス
に所定値を加算し、結果を信号線Ｂ上に"前進アドレス
（advance address）"として出力する。信号線Ｂ、分岐
先のアドレスとしての制御メモリ１２０からの"分岐ア
ドレス"を有する信号線Ｃ、及び現アドレスを有するア
ドレス信号線１１５が全てスタック４８０への入力とし
て接続される。信号線Ｄはスタック４８０の出力を表
す。信号線Ｂ、Ｃまたは１１５のどれがスタック４８０
内でセットされるかは、スタック制御信号線４８２を介
して提供される命令コードにより決定される。

【００６０】図７はマルチプレクサ２５０の実施例を示
す。各信号線Ａ乃至Ｄは、選択制御信号線２４０と共に
それぞれのＡＮＤゲート４９０、４９２、４９４及び４
９６の入力として作用する。ＡＮＤゲート４９０、４９
２、４９４及び４９６の出力は信号線Ｅを出力に有する
ＯＲゲート４９８の入力として作用する。ここでＡＮＤ
ゲート４９０、４９２、４９４及び４９６のどれか１つ
を制御信号線２４０上の高／低の組合わせにより選択す
るために、それぞれのＡＮＤゲートの制御信号線２４０
に対応する入力が適切に反転されなければならないこと
は明らかであろう。

【００６１】本発明の図面で使用される太い線は多重
（ｎ）並列アドレス信号線を表す。このことは、ＡＮＤ
ゲート４９０、４９２、４９４及び４９６が多重（ｎ）
並列ＡＮＤゲートを表さねばならないことを意味し、各
ゲートは制御信号線２４０及びそれぞれの多重並列アド
レス信号線の１信号線を入力として有する。

【００６２】図６の実施例は、１個のクロック同期エッ
ジ・トリガ式レジスタであるアドレス・レジスタ２６０
を要求する。プロセッサ１１０、アドレス信号線１１
５、制御メモリ１２０及びフィードバック・ループ１３
０により提供されるフィードバック回路ループの発振
が、図６の回路では（エッジ・トリガ式）アドレス・レ
ジスタ２６０により回避される。

【００６３】図８は、追加のレジスタを有さないプロセ
ッサ１１０の別の実施例を示す。図６の（エッジ・トリ
ガ式）アドレス・レジスタ２６０が、図８の実施例では
除去されている。図８におけるレジスタ機能はマルチプ
レクサ２５０をラッチ式マルチプレクサ５００により置
換することにより獲得され、それによりフィードバック
回路ループが割込まれる。

【００６４】図９はラッチ式マルチプレクサ５００の実
施例を示し、これは基本的にマルチプレクサ２５０と同
様に構成されるが追加の機能を含む。クロック信号がそ
れぞれのＡＮＤゲート４９０、４９２、４９４及び４９
６に、追加の（反転）入力として接続される。ラッチ式
マルチプレクサ５００は更に追加のＡＮＤゲート５０２
を含み、これは（非反転）クロック信号とＯＲゲート４
９８の出力信号線Ｅを入力として有する。ＯＲゲート４
９８の出力にはレジスタが必要とされないので、ＯＲゲ
ート４９８の出力信号線Ｅはアドレス信号線１１５を直
接表す。

【００６５】ラッチ式マルチプレクサ５００は、提供さ
れるクロック信号によりレベル・トリガされる。それぞ
れのＡＮＤ条件は所定レベルのクロック信号がＡＮＤゲ
ート４９０乃至４９６及び５０２の入力に現れたときに
だけ、それぞれのＡＮＤゲートにおいて満たされる。こ
のことは、この所定レベルのクロック信号が現れると
き、選択信号線Ａ乃至Ｄが最初にＯＲゲート４９８に、
従って信号線１１５にセットされることを意味する。ま
た、選択信号線Ａ乃至Ｄは、この所定レベルのクロック
信号が保持される限り、信号線１１５上で有効である。
ラッチ式マルチプレクサ５００のこの機能、すなわち信
号が特定の期間、すなわちクロック信号が所定レベルを
保持する"アクティブ時間"の間、ラッチを介して伝播す
る機能は、"トランスペアレント（tranparent）"とも呼
ばれる。これは時間的な信号伝播が許可されず、それぞ
れのエッジの発生時にのみ信号が伝達されるエッジ・ト
リガ式ラッチとは対照的である。

【００６６】図９の実施例では、ラッチ式マルチプレク
サ５００は反転クロック信号の故にいわゆるネガティブ
・アクティブ・ラッチである。このことは、所定レベル
のクロック信号が"低"レベルのクロックであることを意
味する。

【００６７】ラッチ式マルチプレクサ５００によるレジ
スタ機能エミュレーションのための機能条件は、ラッチ
式マルチプレクサ５００におけるクロック信号の"アク
ティブ時間"（選択信号線を伝播させる時間）がプロセ
ッサ１１０、アドレス信号線１１５、制御メモリ１２０
及びフィードバック・ループ１３０から成る様々な任意
の回路ループにおいて可能な最小のフィードバック時間
よりも小さくなければならないことである。換言する
と、アドレス信号線１１５上に提供される有効アドレス
の応答がこのアドレス自身に影響しないことを確認する
必要がある。さもないと、これはこの回路ループにおい
て制御不能な発振を導出しうる。

【００６８】図８の回路では、ラッチ式マルチプレクサ
５００によるレジスタ機能エミュレーションのための上
述の機能条件は、ラッチ式マルチプレクサ５００におけ
るクロック信号の"アクティブ時間"が、制御メモリ１２
０のアクセス時間と、任意の回路ループ内のそれぞれの
ゲートの最短遅延時間との和よりも小さくなければなら
ないことである。制御メモリ１２０のアクセス時間は、
新たなアドレスを制御メモリ１２０（例えばアドレス読
出し入力）へ提供した時点から、制御メモリ１２０のデ
ータ出力において可能な最も早いデータ変化までの時間
に相当する。

【００６９】上述の機能条件の結果、プロセッサ１１
０、アドレス信号線１１５、制御メモリ１２０及びフィ
ードバック・ループ１３０の様々な回路ループの各々に
おけるフィードバック時間が、好適には、最も遅い回路
ループにおいて可能な最長のフィードバック時間よりも
僅かに小さな特定範囲内に維持される。このことは高速
回路ループにおいて、低速で安価なコンポーネントの使
用により、不必要に高速なフィードバック時間を調整で
きることを意味する。

【００７０】実際のレジスタの必要無しにレジスタ機能
をエミュレートする別の可能性は、ブール・インタロッ
ク回路２３０の第１及び第２の複数のＡＮＤゲート４２
０及び４３０と複数のＯＲゲート４４０とにより、トラ
ンスペアレント・ラッチ５１０を設計することである。
図１０はトランスペアレント・ラッチ５１０の実施例を
示す。このトランスペアレント・ラッチ５１０の説明
は、図９のラッチ式マルチプレクサ５００に関連して述
べた説明と実質的に同じである。クロック信号が第１及
び第２の複数のＡＮＤゲート４２０及び４３０のそれぞ
れのＡＮＤゲートに、追加の入力（ここでは非反転入
力）として接続される。トランスペアレント・ラッチ５
１０は更に複数の追加のＡＮＤゲート５１２を含み、こ
れらはクロック信号（ここでは反転される）と制御ライ
ン２４０とを入力として有する。

【００７１】レジスタ機能のエミュレーションのための
機能条件が、例えば低価格コンポーネントの使用によ
り、ラッチ式マルチプレクサ５００またはトランスペア
レント・ラッチ５１０だけでは達成できない場合には、
ラッチ式マルチプレクサ５００及びトランスペアレント
・ラッチ５１０のマスタスレーブ・ラッチとしての組合
わせが、追加のレジスタの必要無しに要求されるレジス
タ機能を保証する。トランスペアレント・ラッチ５１０
とラッチ式マルチプレクサ５００の両者は、図１０の実
施例では、レベル・トリガ式または"トランスペアレン
ト"である。このことは、所定レベルのクロック信号が
トランスペアレント・ラッチ５１０またはラッチ式マル
チプレクサ５００のいずれか一方に現れると、有効出力
がそれぞれの出力信号線にシフトされることを意味す
る。

【００７２】トランスペアレント・ラッチ５１０及びラ
ッチ式マルチプレクサ５００のラッチ機能を１クロック
・サイクル内で同期させるために、トランスペアレント
・ラッチ５１０はポジティブ・アクティブ・ラッチとし
て実現され、ラッチ式マルチプレクサ５００はネガティ
ブ・アクティブ・ラッチとして実現される。このことは
クロック信号が"高"の時、トランスペアレント・ラッチ
５１０が透過であり、ラッチ式マルチプレクサ５００は
透過でない（従ってラッチ状態である）ことを意味す
る。クロック信号が"低"の時には、ラッチ式マルチプレ
クサ５００が透過であり、トランスペアレント・ラッチ
５１０が透過でない（従ってラッチ状態である）。この
実施例は、典型的なマスタスレーブ・ラッチを表す。２
つのラッチが直列に相互接続され、１クロック・サイク
ル内で連続的に刻時される。

【００７３】図１０の回路では、トランスペアレント・
ラッチ５１０とラッチ式マルチプレクサ５００のラッチ
機能の同期が、ラッチ式マルチプレクサ５００に対する
クロック信号を反転することにより獲得される。この構
成はレジスタ機能のための追加のハードウェアの必要無
しにプロセッサ１１０の確実なオペレーションを可能に
する。

【００７４】図示の別の実施例では、アドレス・ループ
内の追加のマスタスレーブ構造が、それぞれの入力信号
線Ａ乃至Ｄをその出力として有するクロック同期（cloc
kable）コンポーネントにより実現される。図１０にお
いて、マルチプレクサ４６０、加算器４７０及びスタッ
ク４８０は全て特定レベルのポジティブ・クロック信号
が提供される限り、透過なポジティブ・アクティブのク
ロック同期素子として実現される。更に信号線Ｃを出力
として有するポジティブ・アクティブのクロック同期ラ
ッチ５２０が、図１０の次アドレス制御装置（ＮＡＣ）
２１０に含まれる。

【００７５】図８乃至図１０におけるアドレス・レジス
タ２６０の排除は、その過渡時間の排除の結果、プロセ
ッサ１１０における過渡時間の低減につながる。更にア
ドレス・レジスタ２６０として一般に使用されるエッジ
・トリガ式Ｄレジスタのセットアップ時間がもはや必要
でなくなる。これにより、プロセッサ１１０におけるオ
ペレーションの確実な実行のために要求されるクロック
・サイクル・タイムが著しく低減され、プロセッサ１１
０における処理速度の著しい向上が達成され、従ってよ
り高いクロック周波数が使用可能になる。

【００７６】また、ここで開示されるプロセッサは制御
装置としても使用することができる。サブシステムとし
ての制御装置は接続装置の機能を統制するが、一般には
それを通過するデータの意味を変更しない。接続装置は
通常、周辺装置または通信チャネルである。制御装置の
機能の１つには、伝送または記録のためのフォーマット
化に対応するデータ・ストリームの処理が含まれる。

【００７７】ここで本実施例では説明の都合上、プロセ
ッサ１１０は単純な構成として示されたが、例えばプロ
セッサ１１０内のＡＬＵなどの、更に別の追加の機能が
提供されてもよい。

【００７８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００７９】（１）命令コードを処理するプロセッサを
有する処理装置であって、前記プロセッサが、前記命令
コードを受信し、それをブール回路において処理し、そ
の論理結果を生成する命令コード制御装置と、前記ブー
ル回路の前記論理結果により、複数の入力信号線のいず
れかを選択するマルチプレクサを含む次アドレス制御装
置であって、前記入力信号線が前記プロセッサにより処
理される前記命令コードを含むアドレスの様々な可能性
を表し、選択された前記入力信号線が前記マルチプレク
サの出力に伝達される、前記次アドレス制御装置と、を
含み、前記プロセッサがトリガ信号によりトリガされ、
前記の各命令コードが、連続トリガ信号の間に、前記プ
ロセッサにより処理される、処理装置。 （２）前記提供アドレスに対応する前記命令コードが前
記プロセッサにロードされるように、前記プロセッサに
よりアドレス指定されるアドレス信号線上のメモリを含
み、前記トリガ信号によりトリガされる１個以下のレジ
スタ手段が、前記プロセッサ、前記アドレス信号線、前
記メモリ、及び前記メモリの出力と前記プロセッサの入
力とを接続するフィードバック・ループにより提供され
る回路ループ内に含む、前記（１）記載の処理装置。 （３）前記ブール回路がＡＮＤ、ＯＲ、ＥＸＯＲまたは
インバータ・ゲートなどの論理ブール要素だけを含み、
前記論理ブール要素の前記ブール回路内におけるブール
関数への組合わせが、前記処理装置における処理に使用
されるそれぞれの前記命令コードにより決定される、前
記（１）または（２）に記載の処理装置。 （４）前記命令コードを処理し、その機能制御信号を前
記命令コード制御装置及び前記次アドレス制御装置に生
成する機能処理装置を含む、前記（１）、（２）、また
は（３）に記載の処理装置。 （５）前記次アドレス制御装置の前記マルチプレクサが
前記トリガ信号（クロック）によりトリガされ、前記選
択入力信号線が前記トリガ信号（クロック）の発生時に
のみ、前記マルチプレクサの前記出力に伝達される、前
記（１）、（２）、（３）、または（４）に記載の処理
装置。 （６）前記ブール回路が前記トリガ信号（クロック）に
よりトリガされるラッチ手段を含み、前記ブール回路の
生成論理結果が、前記トリガ信号（クロック）の発生時
にのみ前記マルチプレクサに伝達される、前記（１）、
（２）、（３）、（４）、または（５）に記載の処理装
置。 （７）前記マルチプレクサ及び前記ブール回路が前記ト
リガ信号によりトリガされ、マスタスレーブ・ラッチと
して構成され、前記ブール回路がラッチ状態の時に前記
マルチプレクサがオープン状態となり、前記ブール回路
がオープン状態の時に、前記マルチプレクサがラッチ状
態となる、前記（１）、（２）、（３）、（４）、
（５）、または（６）に記載の処理装置。 （８）プロセッサを含む処理装置において命令コードを
処理する方法であって、第１のトリガ信号の発生時に、
前記プロセッサにより処理される命令コードのアドレス
を含む信号を発行する第１のステップと、前記第１のス
テップにおいて発行されたアドレスに対応する前記命令
コードを前記プロセッサにロードする第２のステップ
と、前記ロードされた命令コードを処理する第３のステ
ップであって、前記処理の１結果が、次のトリガ信号の
発生時に続いて処理される前記命令コードのアドレスで
ある、前記第３のステップと、を含む、方法。 （９）前記最初の３つのステップと同時に、データが前
記プロセッサにより前記メモリにおいて変更され、他の
ユーザ・データまたは制御データが前記プロセッサによ
り受信される、前記（８）記載の方法。 （１０）前記トリガ信号が固定周波数を有するクロック
信号（クロック）か、前記命令コードの処理が要求され
る度に発生する非同期信号である、前記（１）、
（２）、（３）、（４）、（５）、（６）、または
（７）に記載の処理装置。 （１１）前記トリガ信号が固定周波数を有するクロック
信号（クロック）か、前記命令コードの処理が要求され
る度に発生する非同期信号である、前記（８）または
（９）に記載の方法。 （１２）前記命令コードが基本機能コード及びサブ機能
コードを含み、前記基本機能コードが共通に使用される
命令コードを含み、前記サブ機能コードが共通に使用さ
れない命令コードを含む、前記（１）、（２）、
（３）、（４）、（５）、（６）、（７）または（１
０）に記載の処理装置。 （１３）前記命令コードが基本機能コード及びサブ機能
コードを含み、前記基本機能コードが共通に使用される
命令コードを含み、前記サブ機能コードが共通に使用さ
れない命令コードを含む、前記（８）、（９）、または
（１１）に記載の方法。 （１４）前記基本機能コードが、オペレーションの間に
連続的に要求される前記命令コードを含み、前記サブ機
能コードが、前記処理装置における処理の間に連続的に
要求されずに、特定のサブ機能が要求されるときにだけ
要求される、前記プロセッサのためのデータを含む、前
記（１２）記載の処理装置。 （１５）前記基本機能コードが、オペレーションの間に
連続的に要求される前記命令コードを含み、前記サブ機
能コードが、前記処理装置における処理の間に連続的に
要求されずに、特定のサブ機能が要求されるときにだけ
要求される、前記プロセッサのためのデータを含む、前
記（１３）記載の方法。 （１６）前記基本機能コードが前記サブ機能コードの意
味を決定する制御コードを含む、前記（１２）または
（１４）に記載の処理装置。 （１７）前記基本機能コードが前記サブ機能コードの意
味を決定する制御コードを含む、前記（１３）または
（１５）に記載の方法。 （１８）前記第３のステップにおいて、前記サブ機能に
対する要求が認識されるとき、前記続いて処理される命
令コードのアドレスが現在処理中の前記命令コードのア
ドレスを所定値だけ進めることにより決定される、前記
（１３）、（１５）、または（１７）に記載の方法。 （１９）タイミング信号を生成するタイミング信号生成
手段を含み、前記生成タイミング信号が前記トリガ信号
として使用される、前記（１）、（２）、（３）、
（４）、（５）、（６）、（７）、（１０）、（１
２）、（１４）、または（１６）に記載の処理装置。 （２０）タイミング信号を生成するタイミング信号生成
手段を含み、前記生成タイミング信号が前記トリガ信号
として使用される、前記（８）、（９）、（１１）、
（１３）、（１５）、（１７）、または（１８）に記載
の方法。

【００８０】

【発明の効果】以上説明したように、本発明によれば、
リアル・タイム処理に好適なプロセッサを提供すること
ができる。

【００８１】更に本発明によれば、最小の割込み待ち時
間を有するプロセッサを提供することができる。

【００８２】更に本発明によれば、低価格コンポーネン
トにより高速処理速度を達成するプロセッサを提供する
ことができる。

【図面の簡単な説明】

【図１】従来技術によるマイクロプロセッサの構成図で
ある。

【図２】本発明によるプロセッサ１１０を含む処理装置
１００の一般ブロック図である。

【図３】プロセッサ１１０の実施例を示す図である。

【図４】基本機能コードとサブ機能コードとに分割され
る命令コードの実施例を示す図である。

【図５】プロセッサ１１０のアプリケーション例である
周波数及びタイミング発生器を示す図である。

【図６】図５のアプリケーション例におけるプロセッサ
１１０の第１の詳細実施例を示す図である。

【図７】マルチプレクサ２５０の実施例を示す図であ
る。

【図８】追加のレジスタを有さないプロセッサ１１０の
別の実施例を示す図である。

【図９】ラッチ式マルチプレクサ５００の実施例を示す
図である。

【図１０】トランスペアレント・ラッチ５１０の実施例
を示す図である。

【符号の説明】

１００ 処理装置 １１０ プロセッサ １１５ アドレス信号線 １１８ データ信号線 １２０ 制御メモリ １３０ フィードバック・ループ １４０ ユーザ・データ・メモリ ２００ 条件及び命令コード制御装置（ＣＯＣ） ２１０ 次アドレス制御装置（ＮＡＣ） ２２０ 機能処理装置 ２３０ ブール・インタロック回路 ２６０ アドレス・レジスタ ３００ 基本機能コード ３０５ サブ機能制御ビット ３１０ サブ機能コード ３５０ 周波数及びタイミング合成器 ４８０ スタック

Claims (20)

【特許請求の範囲】
1. 【請求項１】命令コードを処理するプロセッサを有する
   処理装置であって、前記プロセッサが、 前記命令コードを受信し、それをブール回路において処
   理し、その論理結果を生成する命令コード制御装置と、 前記ブール回路の前記論理結果により、複数の入力信号
   線のいずれかを選択するマルチプレクサを含む次アドレ
   ス制御装置であって、前記入力信号線が前記プロセッサ
   により処理される前記命令コードを含むアドレスの様々
   な可能性を表し、選択された前記入力信号線が前記マル
   チプレクサの出力に伝達される、前記次アドレス制御装
   置と、 を含み、 前記プロセッサがトリガ信号によりトリガされ、前記の
   各命令コードが、連続トリガ信号の間に、前記プロセッ
   サにより処理される、処理装置。
2. 【請求項２】前記提供アドレスに対応する前記命令コー
   ドが前記プロセッサにロードされるように、前記プロセ
   ッサによりアドレス指定されるアドレス信号線上のメモ
   リを含み、 前記トリガ信号によりトリガされる１個以下のレジスタ
   手段が、前記プロセッサ、前記アドレス信号線、前記メ
   モリ、及び前記メモリの出力と前記プロセッサの入力と
   を接続するフィードバック・ループにより提供される回
   路ループ内に含む、 請求項１記載の処理装置。
3. 【請求項３】前記ブール回路がＡＮＤ、ＯＲ、ＥＸＯＲ
   またはインバータ・ゲートなどの論理ブール要素だけを
   含み、前記論理ブール要素の前記ブール回路内における
   ブール関数への組合わせが、前記処理装置における処理
   に使用されるそれぞれの前記命令コードにより決定され
   る、 請求項１または請求項２に記載の処理装置。
4. 【請求項４】前記命令コードを処理し、その機能制御信
   号を前記命令コード制御装置及び前記次アドレス制御装
   置に生成する機能処理装置を含む、 請求項１、請求項２、または請求項３に記載の処理装
   置。
5. 【請求項５】前記次アドレス制御装置の前記マルチプレ
   クサが前記トリガ信号（クロック）によりトリガされ、
   前記選択入力信号線が前記トリガ信号（クロック）の発
   生時にのみ、前記マルチプレクサの前記出力に伝達され
   る、 請求項１、請求項２、請求項３、または請求項４に記載
   の処理装置。
6. 【請求項６】前記ブール回路が前記トリガ信号（クロッ
   ク）によりトリガされるラッチ手段を含み、前記ブール
   回路の生成論理結果が、前記トリガ信号（クロック）の
   発生時にのみ前記マルチプレクサに伝達される、 請求項１、請求項２、請求項３、請求項４、または請求
   項５に記載の処理装置。
7. 【請求項７】前記マルチプレクサ及び前記ブール回路が
   前記トリガ信号によりトリガされ、マスタスレーブ・ラ
   ッチとして構成され、前記ブール回路がラッチ状態の時
   に前記マルチプレクサがオープン状態となり、前記ブー
   ル回路がオープン状態の時に、前記マルチプレクサがラ
   ッチ状態となる、 請求項１、請求項２、請求項３、請求項４、請求項５、
   または請求項６に記載の処理装置。
8. 【請求項８】プロセッサを含む処理装置において命令コ
   ードを処理する方法であって、 第１のトリガ信号の発生時に、前記プロセッサにより処
   理される命令コードのアドレスを含む信号を発行する第
   １のステップと、 前記第１のステップにおいて発行されたアドレスに対応
   する前記命令コードを前記プロセッサにロードする第２
   のステップと、 前記ロードされた命令コードを処理する第３のステップ
   であって、前記処理の１結果が、次のトリガ信号の発生
   時に続いて処理される前記命令コードのアドレスであ
   る、前記第３のステップと、 を含む、方法。
9. 【請求項９】前記最初の３つのステップと同時に、デー
   タが前記プロセッサにより前記メモリにおいて変更さ
   れ、他のユーザ・データまたは制御データが前記プロセ
   ッサにより受信される、請求項８記載の方法。
10. 【請求項１０】前記トリガ信号が固定周波数を有するク
    ロック信号（クロック）か、前記命令コードの処理が要
    求される度に発生する非同期信号である、請求項１、請
    求項２、請求項３、請求項４、請求項５、請求項６、ま
    たは請求項７に記載の処理装置。
11. 【請求項１１】前記トリガ信号が固定周波数を有するク
    ロック信号（クロック）か、前記命令コードの処理が要
    求される度に発生する非同期信号である、請求項８また
    は請求項９に記載の方法。
12. 【請求項１２】前記命令コードが基本機能コード及びサ
    ブ機能コードを含み、前記基本機能コードが共通に使用
    される命令コードを含み、前記サブ機能コードが共通に
    使用されない命令コードを含む、 請求項１、請求項２、請求項３、請求項４、請求項５、
    請求項６、請求項７、または請求項１０に記載の処理装
    置。
13. 【請求項１３】前記命令コードが基本機能コード及びサ
    ブ機能コードを含み、前記基本機能コードが共通に使用
    される命令コードを含み、前記サブ機能コードが共通に
    使用されない命令コードを含む、 請求項８、請求項９、または請求項１１に記載の方法。
14. 【請求項１４】前記基本機能コードが、オペレーション
    の間に連続的に要求される前記命令コードを含み、 前記サブ機能コードが、前記処理装置における処理の間
    に連続的に要求されずに、特定のサブ機能が要求される
    ときにだけ要求される、前記プロセッサのためのデータ
    を含む、 請求項１２記載の処理装置。
15. 【請求項１５】前記基本機能コードが、オペレーション
    の間に連続的に要求される前記命令コードを含み、 前記サブ機能コードが、前記処理装置における処理の間
    に連続的に要求されずに、特定のサブ機能が要求される
    ときにだけ要求される、前記プロセッサのためのデータ
    を含む、 請求項１３記載の方法。
16. 【請求項１６】前記基本機能コードが前記サブ機能コー
    ドの意味を決定する制御コードを含む、 請求項１２または請求項１４に記載の処理装置。
17. 【請求項１７】前記基本機能コードが前記サブ機能コー
    ドの意味を決定する制御コードを含む、 請求項１３または請求項１５に記載の方法。
18. 【請求項１８】前記第３のステップにおいて、前記サブ
    機能に対する要求が認識されるとき、前記続いて処理さ
    れる命令コードのアドレスが現在処理中の前記命令コー
    ドのアドレスを所定値だけ進めることにより決定され
    る、 請求項１３、請求項１５、または請求項１７に記載の方
    法。
19. 【請求項１９】タイミング信号を生成するタイミング信
    号生成手段を含み、前記生成タイミング信号が前記トリ
    ガ信号として使用される、請求項１、請求項２、請求項
    ３、請求項４、請求項５、請求項６、請求項７、請求項
    １０、請求項１２、請求項１４、または請求項１６に記
    載の処理装置。
20. 【請求項２０】タイミング信号を生成するタイミング信
    号生成手段を含み、前記生成タイミング信号が前記トリ
    ガ信号として使用される、請求項８、請求項９、請求項
    １１、請求項１３、請求項１５、請求項１７、または請
    求項１８に記載の方法。