JPH0443415A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、中央演算処理装置に供給されるクロック信号
を複数に分周した分周クロック信号を送出する中央演算
処理装置に関する。

［従来の技術］ 中央演算処理装置（以下ＣＰＵと記す）を含む／ステム
においてクロック信号の使用体系は二つに大別される。

一つは単一クロックのタイプであり、これはＣＰＵに供
給されるクロック信号の周期か、ＣＰＬＩの周辺装置を
制御するクロ／り信号の周期に等しいものである。他の
一つは、ＣＰＵに供給されるクロ、り信号の周期と周辺
装置にて使用するクロック信号の周期とか異なるタイプ
である。

このタイプは、外部より供給されるりＯ／り信号はＣＰ
Ｕのみに供給され、ＣＰＵにてそのクロック信号か１７
２．１／３等に分周された分周クロ。

り信号を発生し、この分周りｃ７．り信号（以下／ステ
ムクロック信号と記す）を用いて上記周辺装置を制御す
る特徴を有している。特に後者のタイプは、ＣＰＵの内
部動作速度か、ＣＰＵの周辺装置のアクセス速度に比へ
て速い場合に有効となる。

そこで、上記の後者のタイプである、ＣＰｔＪと周辺装
置とてクロック信号の周期か異なるタイプにおけるＣＰ
Ｕを複数個信用しマルチブロセ、７ングを実現する場合
を第６図に示す。ＣＰＵＩ及び２には同一のクロック信
号が供給され、ＣＰＵ１は供給されるクロック信号を１
７２分周した、第７図すに示すシステムクロック信号Ｓ
ＩＡを周辺装置３に送出し、周辺装置３はこのシステム
クロック信号ＳＩＡにて動作が制御される。一方、ＣＰ
Ｕ２は供給されるクロック信号を１７３分周した、第７
図ｄに示すシステムクロック信号ＳＩＢを周辺装置４に
送出し、周辺装置４はこのシステムクロック信号ＳＩＢ
にて動作が制御される。

［発明が解決しようとする課題」 ところが周辺装置３及び４に供給されるシステムクロッ
ク信号ＳＩＡ、ＳＩＢにおける同期性を考えた場合、第
７図ａに示すクロック信号の立下りにてそれぞれのシス
テムクロック信号が変化するとしても、ＣＰＵＩは１７
２分周のシステムクロック信号を発生することよりその
システムクロック信号は第７図す、ｃに示すように２種
類のシステムクロック信号Ｓ　ＩＡ、Ｓ　ＩＡ’が考え
られ、同様に、ＣＰＵ２においては１７３分周のシステ
ムクロック信号を発生することより第７図ｄ＋　ｅ＋　
Ｌ　ｇに示すように４種類のシステムクロック（ｇ号ｓ
Ｉ　Ｂ、Ｓ　Ｉ　Ｂ’、Ｓ　Ｉ　Ｂ”、Ｓ　Ｉ　Ｂ’“
°が考えられ、一意的に定まらない。したがって、周辺
装置３及び４における動作において同期をとる必要があ
る場合には、周辺装置３及び４間に同期用のインタフェ
ースのためのハードウェアを追加するか、あるいはＣＰ
Ｕにウェイトを挿入する必要があるという問題点があっ
た。

本発明はこのような問題点を解決するためになされたも
ので、異なる周期のクロック信号にて動作をする周辺装
置間のインタフェースを容易に実現するためのＣＰＵを
提供することを目的とする。

［課題を解決するための手段］ 本発明は、中央演算処理装置の周辺装置へ供給するため
に、中央演算処理装置へ供給されるクロ。

り信号を複数の周期に分周したシステムクロック信号を
発生するクロック発生器を有する中央演算処理装置にお
いて、 上記クロック信号に対して上記システムクロック信号の
初期化を行うシステムクロック信号初期化部と、 上記システムクロック信号初期化部の動作制御を行う制
御信号か供給される制御信号入力端子と、を備えたこと
を特徴とする。

［作用］ システムクロック信号初期化部は、制御信号入力端子に
制御信号が供給されることで、それまでｉしていたシス
テムクロック信号の信号レベルを例えばＬレベルに強制
的に設定し、再び制御信号か供給された場合にはその直
後のクロック信号の信号レベル変化に同期して再びシス
テムクロック信号の送出を開始する。このようにシステ
ムクロ’ｙり信号初期化部及び制御信号入力端子は、／
ステムクロック信号の同期をとることかできるように作
用している。

ｉ実施例］ まず、本発明の中央演算処理装置における一実施例にお
ける構成の概略を第３図ないし第５図ａ。

ｂ、ｃを参照し以下に説明する。

第４図は、プログラミングモデルであり、本中央演算処
理装置（以下ＣＰＵと称す）の基本語長は８ピツトであ
る。

アドレス空間は、プログラムをアクセスする際、プログ
ラムカウンタ（以下ＰＣと記す）は２４ビツト（ＰＢＣ
，ＰＣＨ，ＰＣＬ）を有しており、リニアアドレスで１
６Ｍバイトをアクセス可能としている。尚、ＰＢＣとは
プログラム・バンク・カウンタレジスタ（以下ＰＢＣと
記す）、ＰＣＨとはプログラム・カウンタレ／スタＨ（
以下ＰＣＨと記す）、ＰＣＬとはプログラム・カウンタ
レ／スタＬ（以下ＰＣＬと記す）である。

一方、データをアクセスする時は、バンク方式を用いて
おり、バンクアドレスとしては、基本的にデータハンク
レンスタ（以下ＤＢＲと記す（８ビツト乃か出力され、
従って、６４にハイドリニアて２５６バンクを用いて、
１６Ｍバイトのアクセスを可能にしている。

尚、バンクアドレスとしてのＤＢＨの出力については後
述のＭｌ、ＭＯフラグにて説明する。

また、複数の汎用レジスタ（ＷＯ〜Ｗ３：１６ビツト）
があり、特に、ＷＯ，Ｗｌの両レジスタは８ビツトごと
に分別され、８ビットレジスタＲＯ，Ｒ１゜Ｒ２，Ｒ３
として使用することもできる。

故に、本ＣＰＵでは、演算のデータサイズとして８ビツ
ト、１６ビツトの両方のサイズのデータを命令により区
別して扱うことが可能である。

さらに、スタック空間としては、スタックポインタレジ
スタ（以下ＳＰと記す）として１６ビツトレジスタを用
意しており、リニアに６４にバイトのアクセスをおこな
う。ただし、バンクアドレスは、００″ｈに固定されて
いる。

そして、プログラムスティタスレジスタ（以下ＰＳＲと
記す）は現在のＣＰＵの動作状態を示しており、具体的
には、Ｎ、　Ｖ、　Ｚ、　Ｃの各フラグは、演算の結果
により変化し、Ｉフラグは、割り込み要求の受付けの可
否を示し、Ｄフラグは、加減算命令の結果の補正に関し
、Ｄ＝１ならば、加減算命令の実行結果は自動的に１０
進補正される。

Ｍｌ、ＭＯフラグは、データ空間をアクセスする際、出
力されるバンクアドレスの選択を可能にするフラグであ
る。従って、Ｍｌ、ＭＯフラグを任意の値に設定（この
ＣＰＵでは命令で更新する）する事により、データアク
セスの際に、出力されるバンクアドレスをＤＢＲ値、“
００″ｈ等の定数の何れかを選択して出力し様々なメモ
リのアプリケーションに対応させる。

ファーストページレジスタ（以下ＦＰＲと記す）はデー
タアクセス時のアドレス・ポインタとなるレジスタで、
ファースト・ダイレクトと呼ぶアドレッシング・モード
で使用される。尚、アドレッシングとは、データの格納
先のアドレスを指定することをいう。

このアドレッシング・モードではオペランド・データと
して８ビツトのデータのみをフェッチしてそのデータを
実効アドレスのロー（ビット７〜ビツトＯ）とし、ハイ
（ビット１５〜ビツト８）をＦＰＲの内容とするアドレ
ッシングモードにおいて有効となるレジスタである。

ただしこのときも、出力されるバンクアドレスは、Ｍｌ
、ＭＯのフラグ状態に従う。

このアドレッシング・モードは、オペランドデータを１
バイトのみフェッチするだけなので、同一ページアドレ
ス内（アドレスのビット１５〜ビツト８が一定値）の高
速なデータのアクセスが可能となる。

第５図ａないし第５図Ｃは、本ＣＰＵの命令形式につい
て示したものであり、このＣＰＵは基本語長は、前述の
ように８ビツトであり、オペフードの前にブリバイトと
呼ばれる命令拡張用の１バイトデータをフェッチする形
式をとる。

基本的にブリバイト・データは、アドレッシング・モー
ドに係る情報を有し、オペコードが実行すべき命令の内
容を持っている。

但し、命令の使用頻度が高いものについては、命令コー
ド長と実行時間の短縮を図るため、「形式１」に示すよ
うに、短縮命令と呼ぶブリバイトの無いオペコード内に
アドレッシング及び命令の内容を含んだ命令を用意する
。

さらに、オペランドデータは２種類の配置形式をもって
いる。第５図すに示す「形式２」は、プリバイトの次に
オペフードを配置し、その後にオペランドデータを配す
る形式であり、「形式３Ｊはプリバイトとオペコードの
間にもオペランドデータを配置する。

特に、形式３のプリバイトとオペコードの間のオペラン
ドデータは、ディスプレースメント付アドレッシングで
使用される。

ここでいうディスプレースメント付アドレ、／ングとは
、データのアクセスのための実効アドレスの発生時に、
内部し／スタデータにオペランドでフェッチされたデー
タもしくは、オペランドで指定されたレジスタの値をオ
フセットとして加算することで実効アドレスを発生する
アドレッシングのことを示す。

このアドレノ／フグ・モートか使用される際、もし形式
２のようなオペランドデータの配置形式を取れば、ディ
スプレースメントのオペランドデータをフェッチした後
、実効アドレスを計算するために、時間を要し、オペラ
ンドのディスプレースメント・データのフェッチの後、
複数のアイドルサイクルが存在することになる。

しかし、形式３の配置をこのとき用いて、プリバイトと
オペコードの間にディスプレースメントデータを配置す
れば、実効アドレス発生のための計算をオペコードのフ
ェッチサイクルに重複して行なう事かでき、無駄なアイ
ドルサイクルの発生を防ぐ。

第３図は、ブロックレベルの構成図であり、本ＣＰＵは
主に制御部１と演算部２の２つの機能部に大別される。

初めに、制御部１であるがここは、命令の実行を制御す
る機能を持っている。

動作としては、命令の実行に際し、外部からデータバス
（Ｄ７〜Ｄｏ）を介して、ＤＩＬ１５に入力された命令
コードは、プリバイトＩＲ３或いはオペコードＩＲ４の
各インストラクションレジスタに格納され次の命令か発
生するまで保持される。

そして、これらのインストラクションレジスタの複数の
出力５．６と命令ンーケンスのタイミングを制御するＴ
ＣＵＴの出力がＡＮＤ−ＯＲのＰＬＡで構成された命令
デコード回路８．９．１０゜１１に入力され、命令とタ
イミングに応じたデコード結果１３を出力する。

さらにそのデコード結果は、ＥＣ１１２というインター
フェース回路を介して、演算部２に対してタイミングを
整えて演算部２を制御すべき複数の制御信号１４を発生
する。

但し、本ＣＰＵにおいて、ＰＬＡの構成は、ＡＮＤプレ
ーンをプリバイト用（構成部分８）と、オペコード用（
構成部分１０）の２種類もち、ＯＲプレーン９，１１を
共有した形をとる。

これは、先の命令形式でも記述した様に、プリバイト部
は、アドレッシングモードの情報を有し、オペフード部
が命令のオペレーション内容を含むため、ＰＬＡ上でも
機能的に、分類することでデコードの容易化と冗長性を
排除し、機能別（プリバイトかオペコード）で最小のＰ
ＬＡ（特に、ＡＮＤプレーン）を実現させている。

そして、この２分割されたＰＬＡのＡＮＤブレーン８，
１０は、インタラブド制御２１からの入力信号２４によ
り、ＡＮＤブレーンの両方を動作状態にするか、一方Ａ
ＮＤブレーン１０を非動作状態にせしめることもできる
。ここで割り込みの７−ケンスの制御コードは、全て、
プリバイト側のＡＮＤプレーン８にコードが割り付けら
れており、割り込みの処理時にオペコード側のＡＮＤプ
レーン１０は非動作状態にある。

演算部２は、上記の制御信号にしたがって、演算やＣＰ
Ｕ外部とのデータのアクセスを行なう。

内部バスとしては、基本的にＭＢ、ＤＢ、ＳＢの３種類
８ビツトバスを有し、各機能部とのデータのやりとりを
行なう。

機能としては、上述のプログラミングモデルで示したし
／スタ群や、データや実効アドレスの演算を行なう８ビ
ットＡＬＵ１９や、シフト演算を行なう８ビ、トのシフ
タ２０．アドレス生成を主に行なうＡＣＵ　１３かある
。

ＡＬＵ　１９は、ＭＢ入力端にＩＣ２７をもち、ＩＣ２
７は、ＭＢババスら入力される信号を、スルーするか、
反転したり、“ｏｏ”ｈ等の定数データを発生してＡＬ
Ｕ　１９ての演算を補助する。

さらにＤフラグの機能を実現するための１０進補正回路
もＡＬＵ　１９は含んている。

そして内部バス（ＭＢ）のデータのゼロを検出するＺＤ
Ｔ１７や分岐命令での分岐条件成立の有無をＰＳＲの状
態から検出するＢＲＤＴ　１８もある。

特にアドレス生成を主に行なうＡＣＵ部に関しては、８
ビット単位に、機能が分離されそれぞれはキャリーか伝
搬する構成となっていて、最大２４ビットのアドレス演
算を行なう。ここでは、アドレスの演算のみならずデー
タの演算も可能である。

具体的にはＡＣＬｉ部は、８ビツト毎にＩＮｃ／ＤＥＣ
という増減機能かあり、ＡＢＬ、ＡＢＨ，ＳＢという内
部ハス（各８ビツト）からのデータを“００”ｈ、“０
１″ｈ、“０２°゛ｈて選択的に増減する。

ＩＮＣ／ＤＥＣで演算された結果は、ＣＡＬＬＣＡＬＨ
，ＣＡＬＢのう、チに選択的に格納され、ＡＯＢＬ、Ａ
ＯＢＨ，ＡＯＢＢのアドレス・バッファを介して出力さ
れる。

ここで選択的というのは、演算結果が常にラッチされる
のではなく、アドレス演算時のみラッチして、データ演
算時にはラッチされない場合があることを意味する。

しかし、ＲＬＴ２　３５は、ＩＮＣ／ＤＥＣ：Ｂ演算時
は常に結果をラッチするデータラッチである。

ＡＣＵ部には、割り込み発生時に強制的に割り込みベク
タを発生するＶＥＣＬ、ＶＥＣ）（、ＶＥＣＢ（ベクタ
アドレス発生回路）や、ＩＮＣ／ＤＥＣを介さずにＤＢ
ババスータを直接アドレスとして出力するＢＳも配置さ
れている。

本ＣＰＵにおいて、実効アドレスの生成は、特に分岐や
ディスプレースメント付のアドレッシングにおいてＡＵ
とＡＣＵの両方を使用して演算しており、Ｃ３Ｂ、Ｃ３
Ｈ２５，２６は、その際に使用される。

つまり、ＡＬＵ１９からの演算結果によるキャリーやポ
ローをＡＣＵの演算に反映させるためのキャリーのセレ
クタとしての機能をＣ３Ｂ、Ｃ３Ｈ２５，２６が持って
いる。

尚、ＩＮＣ／ＤＥＣからラッチされた演算結果は、ＳＢ
、Ａ’ＢＨ，ＡＢＬのバスを介してＰＣ，ＤＢＲ，ＴＲ
，ＡＤＨ，ＡＤＬのレジスタデータを選択的に更新する
。

その他の機能としては、ＣＰＵのクロックの制御をつか
さどる、クロック発生器２２や、周辺システムにＣＰＵ
の動作状態を知らせる複数の信号を発生するシステム制
御２３がある。

さらに、インストラクション・プレデコーダ３３は、命
令コードのプリデコードを行い短縮命令の識別や、ブリ
バイト付でオペコードと不当な組合せ（以下不当命令と
称す）の選別などを行なう。

以下に、本ＣＰＵの演算部２の各機能部について説明を
行なう。

○　汎用レジスタ 演算、転送時にデータを提供したり、演算、転送後の結
果を格納する第３図及び第４図に示す汎用レジスタ群で
ある。

ＷＯ，Ｗｌについては、８ビツトずつに分けてＲＯ，Ｒ
２，Ｒ１，Ｒ３の８ビツトレジスタとしても命令で区別
して使用することができるので、本ＣＰＵでは１６ビツ
トのみならず、８ビツトのデータを扱うことができる。

Ｗ２．Ｗ３は、データアクセスの際のポインタとしてア
ドレ、７シングモードで指定すれば使用することもでき
る。

汎用レジスタ群の各レジスタは、ラッチ（七ノド、リセ
ットなし）で構成され、内部バスに対し、以下の接続関
係を有する。

基本的に、ＭＢババスら入力されデータをラッチし、Ｄ
Ｂ或いはＭＢのバスにラッチされたデータを出力する。

Ｒ２レジスタのみ、除算命令を実行する際のだめ、入力
にＤＢババス選択可能とする。

ＲＯ（ＷＯＬ）→ＭＢから入力、　　　　ＤＢあるいは
ＭＢへ出力 Ｒ２（ＷＯＨ）→ＭＢあるいはＤＢから入力、ＤＢある
いはＭＢへ出力 Ｒ１（ｆｌＬ）→ＭＢから入力、　　　　ＤＢあるいは
ＭＢへ出力Ｒ３（ＷＩＨ）→ＭＢから入力、　　　　Ｄ
ＢあルイハＭＢへ出力Ｗ２Ｌ　　　−ＭＢから入力、　
　　　ＤＢあるいはＭＢへ出力Ｗ２Ｈ−＋ＭＢから入力
、　　　　ＤＢあるいはＭＢへ出力Ｗ３Ｌ　　　−＋Ｍ
Ｂから入力、　　　　ＤＢあるいはＭＢへ出力Ｗ３Ｈ−
ＭＢから入力、　　　　ＤＢあるいはＭＢへ出力ＯＦＰ
Ｒ（ファーストベージレジスタ）第３図及び第４図に示
したＦＰＲは、前述のファースト・ダイレクト・アドレ
ッシングと呼ぶアトレノンングモードで使用される。

ＦＰＲは、ラッチ（セント、リセットなし）で構成され
、内部ハスに対し、以下の接続関係を有する。

基本的に、ＭＢババスら入力されデータをラッチし、Ｄ
Ｂのハスにラッチされたデータを、出力する。

ＦＰＲ→ＭＢから入力、　　ＤＢへ出力○　ＩＣ（ＡＬ
Ｕに関する入力制御） 第３図に示したＩＣ２７（８ビツト）は、ＭＢババスら
ＡＬＵ　１９に入力されるデータを制御する。

機能的には、以下の機能を有する。

１．　ＭＢババスータ　　　→ＡＬＵに入力２、　ＭＢ
ババスータの反転→ＡＬＵに入力３、　”００’ｈの定
数　　　→ＡＬＵに入力（ＭＢババスータは無視する。

） ４、　　”０１″ｈの定数　　　→ＡＬＵに入力（ＭＢ
ババスータは無視する。） ５、“０２”ｈの定数　　　→ＡＬＵに入力（ＭＢババ
スータは無視する。） ６、“０３″ｈの定数　　　→ＡＬＵに入力（ＭＢババ
スータは無視する。） ○　Ａ　Ｌ　Ｕ’（演算論理素子） 第３図に示したＡＬＵｌ９（８ビツト）は、ＤＢババス
ータとＩＣからの各８ビツトの入力により演算を実施す
る。

機能的には、ＡＮＤ（論理積）、ＯＲ，（論理和）、Ｅ
ＸＯＲ（排他的論理和）、ＳＵＭ（加算）がある。

また、ＰＳＲ中のＤフラグの設定により（Ｄｌならば）
、加算及び減算を同一演算サイクル内で１０進補正する
回路も含む。

さらに、ＳＵＭの結果、キャリー・ボロー発生、オーバ
ーフローが発生の検出及びキャリー・ボロ、オーバーフ
ローをラッチする機能も具備する。

特に、キャリー結果は、ＡＬＵｌ　９が次のＳＵＭを実
行するまで保持されるものとする。（ＡＮＤ、ＯＲ，Ｅ
ＸＯＲでは変化しない） ○　ＡＬＵシフタ（演算論理素子シフタ）第３図に示し
た、ＡＬＵシック２８は、８ビツトデータの１ビツトシ
フトライトを実施するシフトレジスタで、主に乗算命令
で使用される。

このシフトレジスタに入力されるデータは、ＡＬＵｌ９
のＳＵＭ（加算）の結果であり、最上位ピットには、そ
のＳＵＭの結果で発生したキャリーが入力され、シフト
の結果最下位より送出される１ビツトデータは、ＡＬＵ
ｌ　９のキャリーとして最終的に保持される。

○　ＲＬＴ（ＡＬＵ　　結果ラッチ） 第３図に示した、ＲＬＴ２９は、ＡＬＵｌ　９の演算結
果を保持する８ビツトラツチである。内部バスに対して
は以下の接続関係を有する。

ＲＬＴ　　→　ＤＢあるいはＭＢへ出力ただし、ＲＬＴ
２９のデータは、次のＡＬＵ演算が実行されるまで内容
は更新されない。

○　シフタ 第３図に示した、シフタ２０はフリップ・フロップで構
成され、データの１ビツトシフトレフト。

ソフトライト、ノーシフトのいずれかを制御信号により
選択的に実施する。

内部バスに対しては以下の接続関係を有する。

シフタ→ＭＢから入力、　　ＭＢへ出力○　ＺＤＴ（ゼ
ロ検出回路） 第３図に示したＺＤＴ１７は、ＭＢババス状態をモニタ
し、ＭＢババス全ビット“００”ｈならば、“ＯＯ”ｈ
の検出をしたことを示す信号を発生するゼロ検出回路で
ある。

特に、この信号はＰＳＲレジスタ３０中のＺフラグに作
用し、ＡＬＵｌ９等の演算結果かＲＬＴ２９より、ＭＢ
ババス出力される時、結果の“ＯＯ″ｈを検出してＺフ
ラグを“１″にセットする動作を促すために用いられる
。

ＯＰＳＲ（プロセッサ・スティタス・レジスタ）第３図
に示した、ＰＳＲ３０は、ラッチで構成され内部バスに
対しては以下の接続関係を有する。

ＰＳＲ＋ＭＢから入力、　　　ＤＢへ出力機能としては
、概要でも記述した様にＰＳＲレンスタ３０は現在のＣ
ＰＵの動作状態を示す。

○　ＢＲＤＴ（分岐検出回路） 第３図に示した、ＢＲＤＴ１８は、ＰＳＲ３０に接続さ
れており、分岐命令が発生した場合、ＰＳＲ３０の内容
から分岐するか否かを判断する信号を発生する。

○　ＡＯＢＢ、ＡＯＢＨ，ＡＯＢＬ（７ｈレス−出カバ
ノファ） 第３図ＡＣＵ部１６に示した、ＡＯＢ　Ｂ、　ＡＯＢＨ
，ＡＯＢＬはアドレス出力用のバッファであり、各８ビ
ツトで計２４ビット（ＢＡ７〜ＢＡＯＡ１５〜ＡＯ）の
アドレスを出力する。

アドレス出力は、ＢＥのローでハイ・インピーダンス状
態になる。

○　ＶＥＣＢ、ＶＥＣＨ，ＶＥＣＬ（ベクタアドレス発
生器） 第３図ＡＣＵ部１６に示した、ＶＥＣＢ、ＶＥＣＨ，Ｖ
ＥＣＬは割り込み処理において、ベクタアドレス（２４
ビツト）を発生する。

○　ＣＡＬＢ、ＣＡＬＨ，ＣＡＬＬ（アドレス計算ラッ
チ） 第３図ＡＣＵ部１６に示した、ＣＡＬＢ、ＣＡＬＨ，Ｃ
ＡＬＬはＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌの演算の結果を選
択的に格納するラッチであり、アドレス演算時のみラッ
チされる。

Ｑ　　ＲＬＴ２（結果ラッチ２） 第３図ＡＣＵ部１６に示した、ＲＬＴ２はＩＮＣ／ＤＥ
Ｃ：Ｂの演算の結果を常に格納するラッチである。

○　ＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌ（インクリメント／デ
クリメント・ユニット） 第３図ＡＣＵ部１６に示したＩＮＣ／ＤＥＣ：Ｂ：Ｈ：
Ｌはデータの増減を行なう。

各機能部は、８ビット単位で構成され、演算結果で発生
したキャリーは、それぞれの上位アドレス増減部（ＩＮ
Ｃ／ＤＥＣ：ＬならＩＮＣ／ＤＥＣ：Ｈへ、ＩＮＣ／Ｄ
ＥＣ：ＨならＩＮＣ／ＤＥＣ：Ｂへ）に伝搬され、結局
２４ビツトのアドレス生成を実現することになる。

但し、このＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌにデータ（各８
ビツト）は、ＳＢ、ＡＢＨ，ＡＢＬのデータバス（各８
ビツト）を介して入力される。

各Ｉ　ＮＣ／Ｄ　Ｅ　Ｃ：Ｂ　：Ｈ：Ｌは、このデータ
について基本的に次の動作を選択的に行なう。

１、現状データの保持 ２、０１″ｈのインクリメントあるいはデクリメント。

３、０２”ｈのインクリメントあるいはデクリメント。

○　ＢＳ（バス　セレクト） 第３図ＡＣＵ部１６に示した、ＢＳは実効アドレスを発
生する際、ＣＰＵ外部から入力されたデータ（８ビツト
）をＩＮＣ／ＤＥＣ：Ｌを介することなく、ＤＢババス
ら、直接ＡＯＢＬに入力するためのデータの選択の機能
を有する。

前記のファースト・ダイレクト・アドレッシングのよう
な場合、実効アドレスのためのオペランドデータ（８ビ
ツト）をフェッチするサイクルの次に、すぐに実効アド
レスを出力しなければならないが、この場合、ＩＮＣ／
ＤＥＣ：Ｌを介すれば遅延が生じる。

そこでこのＢＳを用いて、オペランドデータ（ＤＩＬ）
をＤＢババス乗せ、ＢＳで選択することにより、高速に
ＡＯＢＬを書き換えることができる。

○　Ｃ３Ｂ、Ｃ３Ｈ（キャリーセレクタ）第３図ＡＣＵ
部１６に示した、Ｃ３Ｂ、Ｃ３Ｈ２５，２６はデータの
演算時に、ＩＮＣ／ＤＥＣ：Ｂ、　Ｉ　ＮＣ／Ｄ　Ｅ　
Ｃ：Ｈに入力されるキャリーがＩＮＣ／ＤＥＣの下位側
（ｉＣ／ＤＥＣ：ＨならＩ　ＮＣ／ＤＥＣ：Ｌ、Ｉ　Ｎ
Ｃ／ＤＥＣ：ＢならＩＮＣ／Ｄ　Ｅ　Ｃ：Ｈ）からか、
あるいはＡＬＵｌ　９で発生されたキャリーにするかを
選択する機能を有する。

従って、このＣＰＵでは実効アドレス発生の際のディス
プレースメントデータの加算や、プログラム相対アドレ
スで分岐の際にアドレスの計算を行なうことは、ＡＬＵ
ｌ　９とＡＣＵ１６を共用して行なう。

例えば、２４ビ／トデー夕に８ビツトのディスプレース
メントを加算して、実効アドレスを発生するアドレノソ
ングの場合、２４ビツトデータ中のビット７〜ビツトＯ
とディスプレースメントデータ（８ビツト）の加算をＡ
ＬＵ　１９で行ない、２４ビ、トの残り（ビット２３〜
ビツト１６）をＡＣＵ部１６て演算する。

ＡＬＬ：１９で加算の結果キャリーが発生した場合、こ
のキャリーは、Ｃ３Ｈ２５を介して、ＡＣＵＨに入力さ
れ、ＡＣＵ　１６はこの桁上かりを含めて演算かできる
。

一方、通常のプログラムカウンタのインクリメント動作
の場合には、ＡＣＩＪ１６のみを用いて、ＡＬＵ　１９
は別のオペレー／ヨンのための演算を行なうことかでき
る。

この時ＡＬＵ１９のキャリーは無視されＡＣｔＪＬ１６
から発生したキャリーかＣ３Ｈ２５を介シてＡＣＵＨに
入力される。

○　ＰＢＣ，ＰＣＨ，ＰＣＬ（プログラム・カウンタ） ２４ビツトのプログラム・カウンタ・レジスタである。

このレジスタのインクリメントは、’ＩＮＣ／ＤＥＣ：
Ｂ：Ｈ：Ｌを用いて行なう。

内部バスに対しては以下の接続関係を有する。

ＰＢＤ　＋ＳＢから入力、　ＤＢあるいはＳＢへ出力Ｐ
ＣＢ　＋ＡＢＨから入力、　ＭＢあるいはＡＢＨへ出力
ＰＣＬ−＋ＡＢＬから入力、　ＤＢあるいはＡＢＬへ出
力○　ＴＲ，ＡＤＨ，ＡＤＬ（テンポラリ・レジスタ）
各８ビツトのテンポラリ・データラッチである。

ＣＰＵ外部からは見えない。演算結果を一時的に格納す
る。

ＴＲ＋ＤＢあるいはＳＢから入力、　ＳＢへ出力ＡＤＩ
（＋ＭＢあるいはＡＢＨから入力、　ＡＢＨへ出力ＡＤ
Ｌ　　＋ＤＢあるいはＡＢＬから入力、　ＡＢＬへ出力
○　ＳＰＨ，５ＰＬ（スタック・ポインタ・レジスタ） １６ビツトのスタック・ポインタ・レジスタである。

内部バスに対しては以下の接続関係を有する。

ＳＰＨ＋ＭＢから入力　、　ＭＢあるいはＤＢへ出力Ｓ
ＰＬ　　＋ＭＢから入力　、　ＤＢへ出力○　ＤＢＲ（
データ・バンク・レジスタ）８ビツトのバンク・レジス
タである。基本的にデータアクセスの際のバンクアドレ
スは、このレジスタ値が出力される。但し、ＰＳＲ中に
モード・フラグ（Ｍｌ、ＭＯ）の状態により、バンクア
ドレス値は変動する。

また、ＤＢＲは、ＳＢババス介して入力されており、Ｄ
ＢＲ値の増減にも任意に対応できる。

内部バスに対しては以下の接続関係を有する。

ＤＢＲ＋ＭＢあるいはＳＢから入力、　ＤＢあるいはＳ
Ｂへ出力 ○　ＤＩＬ（データ入力ランチ） ８ビツトのランチである。外部データは、このラッチに
入力される。

ＤＩＬ１５は、制御部１に対しては命令コードを供給し
、演算部２には、内部バス（ＤＢ、ＭＢ。

ＳＢ）に対しデータを供給する。

ＣＰＵ内部に対しては以下の接続関係を有する。

ＤＩＬ　＋Ｄ７〜ＤＯから入力、　　ＤＢ、ＭＢ、ＳＢ
あるいは制御部へ出力 ○　ＤＯＬ（データ出力ランチ） ８ビツトのラッチである。外部に出力されるデータは、
このランチに人力される。

ＣＰＵ内部に対しては以下の接続関係を有する。

ＤＩＬ→ＤＢあるいはＭＢから入力、　Ｄ７〜ＤＯへ出
力以下に、本ＣＰＵの制御部１の各機能部について説明
を行なう。

○　インストラクション・ブレ・デコーダ基本的に次の
３つの機能部を有する。

１、ＰＬＡてのデコードではタイミング的に間に合わな
い場合、プレデコーダで予めデコートして制御信号を発
生する。

［１サイクル命令の検出、外部制御信号の発生制御、Ｔ
ＣＵ７の制御等］ ２、ＰＬＡコードの最小化のためデコートを補助する。

［短縮命令の検出、命令で扱うデータサイズの検出等］ ３、不当命令、ソフトウェアインターラブド命令の検出
。

○　クロック発生器 ＣＰＵ内部用のクロックの発生。あるいは、外部／ステ
ム用７ステム・クロックを発生する。

ＷＡＩＴ−−−プロセッサ停止入力 ＬＳＰ　　−−−−ハスサイクル変更用人力ＣＬＫ　　
−−−ＣＰＵクロック入力 Ｓｌ、Ｓ２−−−ンステム・クロック出力ＣＫＲＥＳ−
−クロック初期化入力 ○　／ステム制御 ＣＰＵの動作状態を知らせるための複数の信号を発生す
る。

ＢＳＶＴ−−−プロセッサ動作状態出力（ベクタアドレ
ス出力中を示す） ＢＳＤＡ−一−プロセッサ動作状態出力（データアクセ
スを示す） ＢＳＰＡ−−−プロセッサ動作状態出力（プログラムア
クセスを示す） ＢＳＯＦ−−−−プログラム動作状態出力（命令フェッ
チを示す、） ＢＳＭＬ−−−プロセッサ動作状態出力（メモリロック
状態を示す） ＲＷＢ、ＲＢ、ＷＢ−−−リードライト状態出力ＢＥ−
−−バスイネーブル入力 ○　インタラブド制御 ＣＰＵの割り込みを制御する。

ＲＥＳ　　　−−−リセット割り込み入力ＮＭＩ　　　
−−−ノンマスカブル割り込み入力ＩＲＱ　　　−−一
割り込み入力 ｌ５ＥＯ〜３−−−割り込み（ＩＲｏ）選択入力ＷＡＫ
Ｅ　　−−プロセッサ停止命令の解除人力 ○　ＴＣＵ（タイミング制御ユニット）命令実行の動作
シーケンスを制御する。

○　ＥＣＩ（イクスキュージョン制御インクフェース） ＰＬＡの命令デフード結果を受は演算部２にタイミング
を整えた制御信号を発生する機能を有す。

○　オペコードＩＲ（バッファ）。

ブリバイトＩＲ（インストラクション・レジスタ） 命令を格納するインストラクションレジスタ。

○　フリハイド　ＡＮＤ７’レーン、オペコードＡＮＤ
ブレーン、ＯＲブレーン ＡＮＤ−ＯＲで構成された命令デコード用ＰＬ以上説明
したようなＣＰＵにおいて、クロック発生器２２の回路
においてシステムクロック信号Ｓ１を発生するための回
路部分を抜粋し第１図に示す。上記回路部分は、マスタ
ースレーブ方式のフリップフロップ回路にて構成されて
いる。即ち、ディスエイプル端子にクロック信号（園内
ではＣＬＫと記す）が供給されイネイブル端子に反転ク
ロ、り信号か供給され、クロック信号かロー（Ｌ）レベ
ルのときオン状態となるトランスミッションゲート１０
０の出力側は、クロ、クリセット信号（園内ではＣＫＲ
ＥＳと記す）か供給されるＣＫＲＥＳ信号入力端子１１
０かインバータ１１１を介して接続されるＮＯＲ回路１
０１に接続される。

ＮＯＲ回路１０１の出力側は、インバータ１０３を介し
てトランスミッションゲート１０８の入力側に接続され
、又、インバータ１０４を介してシステムクロ、り信号
Ｓ１を送出するＳ１信号出力端子１０５に接続される。

尚、トランスミツ／コンゲート１０６は、ディスエイプ
ル端子に反転クロック信号が供給されイネイブル端子に
クロ、り信号か供給され、クロック信号がハイ（Ｈ）レ
ベルのときオン状態となる。さらに、インバータ１０３
の出力側は、ディスエイプル端子に反転クロック信号か
供給されイネイブル端子にクロ２り信号か供給され、ク
ロック信号がＨレベルのときオン状態となるトランスミ
ッションゲート１０２を介して上記トランスミノ７ヨン
ゲート１００の出力側すなわちＮＯＲ回路１０１の入力
側に接続される。

尚、上記の構成部分１００ないし１０３にてマスター側
のフリップフロップ回路を構成している。

トランスミッションゲート１０６の出力側は、ＣＫＲＥ
Ｓ信号入力端子１１０がインバータ１１１を介して接続
されるＮＯＲ回路】０７に接続される。ＮＯＲ回路】０
７の出力側は、マスター側フリップフロップ回路を構成
する］・ランスミソノヨンゲート１００の入力側に接続
されるとともに、インバータ１０９及びトランスミノ／
フンケート１０８を介して上記トランスミノ／コノケー
ト１０６の出力側すなわちＮＯＲ回路１０７の入力側に
接続される。尚、トランスミノ／コノケート１０８は、
ディスエイプル端子にクロック信号か供給されイネイブ
ル端子に反転クロック信号か供給され、クロ、り信号か
Ｌレベルのときオン状態となる。

尚、上記の構成部分１０６ないし１０９にてスレーブ側
のフリップフロップ回路を構成している。

このようなりロック発生器の動作を第２図を参照し以下
に説明する。

通常状態でありシステムクロック信号Ｓ１を送出する場
合、クロック発生器のＣＫＲＥＳ信号入力端子１１０に
は第２図すに示すようにＨレベルの信号が外部より供給
されている。よってＮＯＲ回路１０１及び１０７の一入
力端にはインバータ１１１を介してＬレベルの信号が供
給されている。

第２図に時刻ｔ１にて示すように、クロック信号がＨレ
ベルよりＬレベルに変化した場合、トランスミッション
ゲート１００及び１０８がオン状態に変化し、トランス
ミッションゲート１０２及び１０６がオフ状態に変化す
る。そしてこのときＮＯＲ回路１０１の他の入力側には
トランスミッションゲート１００を介してＬレベルの信
号が供給されていたとすれば、ＮＯＲ回路１０１はクロ
ック信号の立下りに同期してＨレベルの信号を送出する
。よってインバータ１０３からはＬレベルの信号が送出
され、インバータ１０４を介することで、第２図Ｃに示
すように時刻ｔ１にはＨレベルのシステムクロック信号
Ｓ１が８１信号出力端子１０５より送出される。

時刻ｔ２に示すように、クロック信号がＬレベルよりＨ
レベルに変化した場合、トランスミッションゲート１０
０及び１０８はオン状態よりオフ状態に変化し、トラン
スミッションゲート１０２及び１０６がオフ状態よりオ
ン状態に変化する。よって上述した段階でインバータ１
０３より送出されていたＬレベルの信号は、トランスミ
ッションゲーｌ−１０２を介してＮＯＲ回路１０１の他
の入力側に帰還入力されるとともに、トランスミッショ
ンゲート１０６を介してＮＯＲ回路１０７の他の入力側
に供給される。よってＮＯＲ回路１０７は、Ｈレベルの
信号を送出する。尚、上述のように時刻ｔ２の時点では
インバータ１０３の出力信号レベルに変化はなくＬレベ
ルのままであるので、Ｓ１信号出力端子１０５より送出
されるシステムクロック信号Ｓ１の信号レベルはＨレベ
ルが維持される。

時点ｔ３において、クロック信号がＨレベルよりＬレベ
ルに変化した場合、トランスミッションゲート１００及
び１０８がオフ状態よりオン状態にｉ化し、トランスミ
ッンヨンゲート１０２及び１０６がオン状態よりオフ状
態に変化する。よって、ＮＯＲ回路１０７よりそれまで
送出されていたＨレベルの信号は、インバータ１０９に
てＬレベルに変化し、トランスミッションゲート１０８
を介してＮＯＲ回路１０７の他の入力側に帰還入力され
る。よってＮＯＲ回路１０７からはＨレベルの信号がオ
ン状態であるトランスミッションゲート１００を介して
ＮＯＲ回路１０１の他の入力側に供給される。よってＮ
ＯＲ回路１０１の出力信号レベルは、クロック信号の立
下りに同期してＬレベルニ変化シ、インバータ１０３は
Ｈレベルの信号を送出する。したがってＳ１信号出力端
子１０５にはインバータ１０４を介することで、第２図
Ｃに示すように時刻ｔ３よりＬレベルの信号が送出され
る。

時刻ｔ４に示すように、クロック信号がＬレベルよりＨ
レベルに変化した場合、トランスミッションケート１０
０及び１０８はオン状態よりオフ状態に変化し、トラン
スミッションゲート１０２及び１０６かオフ状態よりオ
ン状態に変化する。よって上述した段階でインバータ１
０３より送出されていたＨレベルの信号は、トランスミ
ッションゲート１０２を介してＮＯＲ回路１０１の他の
入力側に帰還入力されるとともに、トランスミ、ンヨン
ゲー）１０６を介してＮＯＲ回路１０７の他の入力側に
供給される。よってＮＯＲ回路１０７は、Ｌレベルの信
号を送出する。尚、上述のように時刻ｔ４の時点ではイ
ンバータ１０３の出力信号レベルに変化はなくＨレベル
のままであるのて、Ｓ１信号出力端子１０５より送出さ
れるンステムクｏ　、’）　信号Ｓ　１の信号レベルは
Ｌレベルが維持される。

時点ｔ５において、クロック信号かＨレベルよりＬレベ
ルに変化した場合、トランスミ／ンヨンゲー１−１００
及び１０８がオフ状態よりオン状態に変化し、トランス
ミノンヨンゲート１０２及び１０６がオン状態よりオフ
状態に変化する。よって、ＮＯＲ回路１０７よりそれま
て送出されていたＬレベルの信号は、インバータ１０９
にてＨレベルに変化シ、トランスミッションゲート１０
８を介してＮＯＲ回路１０７の他の入力側に帰還入力さ
れる。よってＮＯＲ回路１０７からはＬ　ｌ／ベルの信
号がオン状態であるトランスミッションゲート１００を
介してＮＯＲ回路１０１の他の入力側に供給される。よ
ってＮＯＲ回路１０１の出力信号レベルはＨレベルに変
化シ、インバータ１゜３はＬレベルの信号を送出する。

したがって８１信号出力端子１０５にはインバータ１０
４を介することで、第２図Ｃに示すように時刻ｔ５より
再びＨレベルの信号が送出される。このように時刻ｔ１
よりｔ５にてシステムクロック信号Ｓ１の一周期が形成
され、以後上述した動作が繰り返され、システムクロッ
ク信号Ｓｌが形成、送出される。

このようにしてクロック信号周期が１７２分周されたシ
ステムクロック信号Ｓ１が形成される。

次に、複数のシステムクロック信号間で同期をとる場合
について説明する。この場合には、第２図すに時刻ｔ７
に示すようにＣＫＲＥＳ信号のレベルをＨレベルよりＬ
レベルに変化させる。したがってＮＯＲ回路１０１及び
１０７には、ＣＫＲＥＳ信号入力端子１１０よりインバ
ータ１１１を介することでＨレベルの信号が供給され、
ＮＯＲ回路１０１及び１０７は他の入力側に供給される
信号レベルのいかんに拘わらず常にＬレベルの信号ヲ送
出する。したがって、Ｓ１信号出力端子１０５には、第
２図Ｃに示すようにクロック信号のレベル変化に関係な
く常にＬレベルの信号が送出される。

そして時刻ｔ８にてＣＫＲＥＳ信号を再びＨレベルにす
ることでＮＯＲ回路１０１及び１０７には再びＬレベル
の信号が供給される。よって時刻ｔ８以降におけるクロ
ック信号の最初の立下りである時刻ｔ９よりクロック発
生器は上述した時刻ｔ１からの動作と同じ動作を開始す
るので、システムクロック信号Ｓ１は時刻ｔ９より再び
クロック信号を１７２分周した周期の信号となる。

このように、ＣＫＲＥＳ信号を使用することでクロック
信号に対するシステムクロック信号の関係を初期化する
ことができ、上述したようなマルチプロセッシングのよ
うなシステムにおいて複数のシステムクロック信号が存
在する場合にシステムクロック間の同期をとることが容
易に行える。

尚、上述した実施例では、システムクロック信号はクロ
ック信号の立下りに同期して信号レベルが変化するよう
に構成しているが、勿論クロック信号の立上りにてシス
テムクロック信号の信号レベルが変化するようにしても
良い。

又、上記実施例ではクロック信号を１／２分周したシス
テムクロック信号の場合について説明したが、フリツプ
フロツプ回路の段数を増加することで、１／３分周以上
のシステムクロック信号の場合にも適用可能なことはも
ちろんである。

［発明の効果］ 以上詳述したように本発明によれば、制御信号入力端子
に制御信号を供給することでシステムクロック信号の初
期化を行えるように構成したことより、複数のシステム
クロック信号間で同期をとることかでき、異なる周期の
クロック信号にて動作をする周辺装置間のインタフェー
スを容易に実現することができる。

【図面の簡単な説明】 第１図は本発明の中央演算処理装置に備わるクロック発
生器においてクロック信号を１７２分周したシステムク
ロック信号を作成する回路部分の構成の一例を示す回路
図、第２図は第１図に示す回路部分の動作を説明するた
めのタイムチャー　ト、第３図は本発明のＣＰＵの全体
構成を示すプロ。 り図、第４図は本発明のＣＰＵのプログラミングモデル
、第５図ａないし第５図Ｃは本発明のＣＰＵの命令形式
について示した図、第６図は／ステムクロック信号を発
生するタイプのＣＰＵの構成を示すブロック図、第７図
は第６図に示すＣＰＵが発生するシステムクロック信号
を示すタイムチャートである。 ２２・り０ツク発生器、１０１　　・ＮＯＲ回路、１０
５・・Ｓ１信号出力端子、 １０７　・ＮＯＲ回路、 １１０・・・ＣＫＲＥＳ信号入力端子。 １１１４図 Ｗ。 ツアースト　へ−ジ　レジスタ 第５図 ｍＷ参式１〕プリバイトなしの命令 し ［ｈ式２］プリバイＹイ寸の命希。 ［和式 プリバイ　１４寸の命令。 オτつンｌ／１ ノぐイト

Claims (1)

【特許請求の範囲】
1. （１）中央演算処理装置の周辺装置へ供給するために、
   中央演算処理装置へ供給されるクロック信号を複数の周
   期に分周したシステムクロック信号を発生するクロック
   発生器を有する中央演算処理装置において、 上記クロック信号に対して上記システムクロック信号の
   初期化を行うシステムクロック信号初期化部と、 上記システムクロック信号初期化部の動作制御を行う制
   御信号が供給される制御信号入力端子と、を備えたこと
   を特徴とする中央演算処理装置。