JP2894854B2 - 中央演算処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置(以
下ＣＰＵと記す)に関する。

【０００２】

【従来の技術】ＣＰＵにおいて、条件分岐命令とはＣＰ
Ｕの演算結果や動作状態が命令コードで指定された条件
を満足したか否かを判断することにより、命令をフェッ
チしたプログラムアドレスを特定の位置に移すことを行
う命令を言う。プログラムアドレスを特定のアドレスへ
移す方法として、例えばアドレッシングモードの選択に
より行う方法がある。例えばリラティブアドレッシング
は、命令をフェッチしたプログラムアドレスに分岐量を
示すデータ(以下ディスプレースメントデータと記す)を
加算してプログラムを相対位置に分岐させる。又、アブ
ソリュートアドレッシングでは分岐アドレスを示すデー
タフェッチしてプログラムアドレスを絶対位置に分岐さ
せる。ここでＣＰＵと入出力するアドレスデータが２４
ビットであり、データの入出力は８ビットであり、ＣＰ
Ｕ内部のＡＬＵが８ビットにて演算される場合、従来の
条件分岐命令サイクルは、例えば「表１」に示すようにロ
ングリラティブアドレッシングの条件分岐命令にて実行
される。ロングリラティブアドレッシングとは、上記リ
ラティブアドレッシングが８ビットのディスプレースメ
ントデータで分岐するのに対し、１６ビットからなるデ
ィスプレースメントデータで相対分岐するアドレッシン
グ方法である。

【０００３】

【表１】

【０００４】動作サイクルに従い説明すると、０サイク
ルにてプリバイトのフェッチが行なわれ、１サイクルに
てオペコードのフェッチが行なわれ、これらの命令コー
ドのフェッチにより分岐命令の指定、条件の設定、アド
レッシングの指定が行なわれる。２サイクルにてディス
プレースメントデータの下位側８ビットのデータがフェ
ッチされ、３サイクルにてディスプレースメントデータ
の上位側８ビットのデータがフェッチされることで２サ
イクルにてフェッチした上記下位側のディスプレースメ
ントデータの加算による相対分岐アドレスの計算が行な
われ、４サイクルにて３サイクルにてフェッチした上記
上位側のディスプレースメントデータの加算による相対
分岐アドレスの計算、ＣＰＵ内部サイクル動作が行なわ
れる。５サイクルでは、分岐する場合には上述のように
計算された新しいプログラムアドレスより演算が実行さ
れ、分岐しない場合には分岐命令の次のプログラムアド
レスより演算が実行される。又、分岐が行なわれるか否
かの判断は、上記２ないし４サイクル中に平行して実施
される。

【０００５】

【発明が解決しようとする課題】上記分岐有無の判断が
０ないし２サイクルで完了し分岐を行わないと判断した
場合であっても、従来のＣＰＵでは演算処理上必要のな
い上記３及び４サイクルを実行しており、無駄な演算サ
イクルの実行により演算時間を浪費しているという問題
点があった。本発明はこのような問題点を解決するため
になされたもので、条件分岐命令において分岐条件が非
成立の場合には、無駄な演算サイクルを排除し、高速な
条件分岐命令の実行を行うことができるＣＰＵを提供す
ることを目的とする。

【０００６】

【課題を解決するための手段】本発明は、ＣＰＵの条件
分岐命令の制御に関し上記ＣＰＵのデータ入出力部のビ
ットサイズが命令コードに続いてフェッチされる分岐量
を示すデータのビットサイズに比べ小さく上記分岐量を
示すデータを上記データ入出力部が少なくとも２回以上
複数サイクルに分割してフェッチする構成のＣＰＵにお
いて、当該ＣＰＵ内に備わり当該ＣＰＵの動作状態を示
すデータや演算結果を示すデータを保持する内部レジス
タと、命令コード内に含まれ分岐条件を指定するビット
データと上記内部レジスタに格納されるデータとの比較
により分岐条件の成立の有無を判断しその判断結果信号
を送出する分岐条件判断部と、命令実行の動作シーケン
スを制御するタイミング信号を送出するタイミングコン
トローラと、上記タイミングコントローラが送出するタ
イミング信号、命令コード及び上記判断結果信号が供給
され該判断結果信号に応じたタイミング信号が上記タイ
ミングコントローラから送出されるようにタイミングコ
ントローラを制御するタイミングコントローラ制御信号
を送出するプログラム ロジックアレイと、を備えたこ
とを特徴とするＣＰＵ。

【０００７】

【作用】命令コード内には分岐条件を指定するデータが
含まれ、分岐条件判断部は該データと内部レジスタの格
納データとの比較を行い分岐条件が成立するか否かを判
断し、その判断結果信号をプログラム ロジック アレイ
に送出する。一方、プログラム ロジック アレイは、命
令実行の動作シーケンスを制御するため、タイミングコ
ントローラが送出するタイミング信号を分岐条件の成
立、非成立に応じて変化させるように、供給される上記
判断結果信号に応じてタイミングコントローラへタイミ
ングコントローラ制御信号を送出するように構成され
る。よって、プログラム ロジック アレイより分岐条件
非成立の場合に対応したタイミングコントローラ制御信
号がタイミングコントローラに供給されることで、タイ
ミングコントローラが送出するタイミング信号が制御さ
れ、分岐量を示すデータの一部のみがフェッチされ、他
の分岐量に関するデータのフェッチ動作を省略するよう
に命令実行の動作シーケンスが制御される。したがっ
て、内部レジスタ、分岐条件判断部、プログラム ロジ
ックアレイ、タイミングコントローラは、分岐条件が非
成立の場合には分岐量を示すデータのフェッチ動作に関
するサイクルが省略され、高速演算処理を行い得るよう
に作用する。

【０００８】

【実施例】まず、本発明のＣＰＵの一実施例における構
成の概要を図５ないし図７ａ，ｂ，ｃを参照し以下に説
明する。図６は、プログラミングモデルであり、本ＣＰ
Ｕの基本語長は８ビットである。

【０００９】アドレス空間は、プログラムをアクセスす
る際、プログラムカウンタ（以下ＰＣと記す)は２４ビ
ット(ＰＢＣ、ＰＣＨ、ＰＣＬ)を有しており、リニアア
ドレスで１６Ｍバイトをアクセス可能としている。尚、
ＰＢＣとはプログラム・バンク・カウンタレジスタ(以
下ＰＢＣと記す)、ＰＣＨとはプログラム・カウンタレ
ジスタＨ(以下ＰＣＨと記す)、ＰＣＬとはプログラム・
カウンタレジスタＬ(以下ＰＣＬと記す)である。

【００１０】一方、データをアクセスする時は、バンク
方式を用いており、バンクアドレスとしては、基本的に
データバンクレジスタ(以下ＤＢＲと記す(８ビット))が
出力され、従って、６４Ｋバイトリニアで２５６バンク
を用いて、１６Ｍバイトのアクセスを可能にしている。
尚、バンクアドレスとしてのＤＢＲの出力については後
述のＭ１,Ｍ０フラグにて説明する。また、複数の汎用
レジスタ(Ｗ０〜Ｗ３:１６ビット)があり、特に、Ｗ０,
Ｗ１の両レジスタは８ビットごとに分別され、８ビット
レジスタＲ０,Ｒ１,Ｒ２,Ｒ３として使用することもで
きる。故に、本ＣＰＵでは、演算のデータサイズとして
８ビット,１６ビットの両方のサイズのデータを命令に
より区別して扱うことが可能である。

【００１１】さらに、スタック空間としては、スタック
ポインタレジスタ(以下ＳＰと記す)として１６ビットレ
ジスタを用意しており、リニアに６４Ｋバイトのアクセ
スをおこなう。ただし、バンクアドレスは、“００"hに
固定されている。そして、プロセッサステイタスレジス
タ(以下ＰＳＲと記す)は現在のＣＰＵの動作状態を示し
ており、具体的には、Ｎ,Ｖ,Ｚ,Ｃの各フラグは、演算
の結果により変化し、Ｉフラグは、割り込み要求の受付
けの可否を示し、Ｄフラグは、加減算命令の結果の補正
に関し、Ｄ＝１ならば、加減算命令の実行結果は自動的
に１０進補正される。

【００１２】Ｍ１,Ｍ０フラグは、データ空間をアクセ
スする際、出力されるバンクアドレスの選択を可能にす
るフラグである。従って、Ｍ１,Ｍ０フラグを任意の値
に設定(このＣＰＵでは命令で更新する)する事により、
データアクセスの際に、出力されるバンクアドレスをＤ
ＢＲ値、“００"h等の定数の何れかを選択して出力し様
々なメモリのアプリケーションに対応させる。

【００１３】ファーストページレジスタ(以下ＦＰＲと
記す)はデータアクセス時のアドレス・ポインタとなる
レジスタで、ファースト・ダイレクトと呼ぶアドレッシ
ング・モードで使用される。尚、アドレッシングとは、
データの格納先のアドレスを指定することをいう。

【００１４】このアドレッシング・モードではオペラン
ド・データとして８ビットのデータのみをフェッチして
そのデータを実効アドレスのロー(ビット７〜ビット０)
とし、ハイ(ビット１５〜ビット８)をＦＰＲの内容とす
るアドレッシングモードにおいて有効となるレジスタで
ある。ただしこのときも、出力されるバンクアドレス
は、Ｍ１,Ｍ０のフラグ状態に従う。このアドレッシン
グ・モードは、オペランドデータを１バイトのみフェッ
チするだけなので、同一ページアドレス内(アドレスの
ビット１５〜ビット８が一定値)の高速なデータのアク
セスが可能となる。

【００１５】図７aないし図７cは、本ＣＰＵの命令形式
について示したものであり、このＣＰＵは基本語長は、
前述のように８ビットであり、オペコードの前にプリバ
イトと呼ばれる命令拡張用の１バイトデータをフェッチ
する形式をとる。基本的にプリバイト・データは、アド
レッシング・モードに係る情報を有し、オペコードが実
行すべき命令の内容を持っている。但し、命令の使用頻
度が高いものについては、命令コード長と実行時間の短
縮を図るため、「形式１」に示すように、短縮命令と呼ぶ
プリバイトの無いオペコード内にアドレッシング及び命
令の内容を含んだ命令を用意する。

【００１６】さらに、オペランドデータは２種類の配置
形式をもっている。図７bに示す「形式２」は、プリバイ
トの次にオペコードを配置し、その後にオペランドデー
タを配する形式であり、「形式３」はプリバイトとオペコ
ードの間にもオペランドデータを配置する。特に、形式
３のプリバイトとオペコードの間のオペランドデータ
は、ディスプレースメント付アドレッシングで使用され
る。ここでいうディスプレースメント付アドレッシング
とは、データのアクセスのための実効アドレスの発生時
に、内部レジスタデータにオペランドでフェッチされた
データもしくは、オペランドで指定されたレジスタの値
をオフセットとして加算することで実効アドレスを発生
するアドレッシングのことを示す。

【００１７】このアドレッシング・モードが使用される
際、もし形式２のようなオペランドデータの配置形式を
取れば、ディスプレースメントのオペランドデータをフ
ェッチした後、実効アドレスを計算するために、時間を
要し、オペランドのディスプレースメント・データのフ
ェッチの後、複数のアイドルサイクルが存在することに
なる。しかし、形式３の配置をこのとき用いて、プリバ
イトとオペコードの間にディスプレースメントデータを
配置すれば、実効アドレス発生のための計算をオペコー
ドのフェッチサイクルに重複して行なう事ができ、無駄
なアイドルサイクルの発生を防ぐ。

【００１８】図５は、ブロックレベルの構成図であり、
本ＣＰＵは主に制御部１と演算部２の２つの機能部に大
別される。初めに、制御部１であるがここは、命令の実
行を制御する機能を持っている。動作としては、命令の
実行に際し、外部からデータバス(Ｄ７〜Ｄ０)を介し
て、ＤＩＬ１５に入力された命令コードは、プリバイト
ＩＲ３或いはオペコードＩＲ４の各インストラクション
レジスタに格納され次の命令が発生するまで保持され
る。 そして、これらのインストラクションレジスタの
複数の出力５,６と命令シーケンスのタイミングを制御
するＴＣＵ７の出力がＡＮＤ−ＯＲのＰＬＡで構成され
た命令デコード回路８,９,１０,１１に入力され、命令
とタイミングに応じたデコード結果１３を出力する。さ
らにそのデコード結果は、ＥＣＩ１２というインターフ
ェース回路を介して、演算部２に対してタイミングを整
えて演算部２を制御すべき複数の制御信号１４を発生す
る。但し、本ＣＰＵにおいて、ＰＬＡの構成は、ＡＮＤ
プレーンをプリバイト用(構成部分８)と、オペコード用
(構成部分１０)の２種類もち、ＯＲプレーン９,１１を
共有した形をとる。

【００１９】これは、先の命令形式でも記述した様に、
プリバイト部は、アドレッシングモードの情報を有し、
オペコード部が命令のオペレーション内容を含むため、
ＰＬＡ上でも機能的に、分類することでデコードの容易
化と冗長性を排除し、機能別(プリバイトかオペコード)
で最小のＰＬＡ(特に、ＡＮＤプレーン)を実現させてい
る。そして、この２分割されたＰＬＡのＡＮＤプレーン
８,１０は、インタラプト制御２１からの入力信号２４
により、ＡＮＤプレーンの両方を動作状態にするか、一
方ＡＮＤプレーン１０を非動作状態にせしめることもで
きる。ここで割り込みのシーケンスの制御コードは、全
て、プリバイト側のＡＮＤプレーン８にコードが割り付
けられており、割り込みの処理時にオペコード側のＡＮ
Ｄプレーン１０は非動作状態にある。

【００２０】演算部２は、上記の制御信号にしたがっ
て、演算やＣＰＵ外部とのデータのアクセスを行なう。
内部バスとしては、基本的にＭＢ,ＤＢ,ＳＢの３種類
８ビットバスを有し、各機能部とのデータのやりとりを
行なう。機能としては、上述のプログラミングモデルで
示したレジスタ群や、データや実効アドレスの演算を行
なう８ビットＡＬＵ１９や、シフト演算を行なう８ビッ
トのシフタ２０、アドレス生成を主に行なうＡＣＵ１３
がある。

【００２１】ＡＬＵ１９は、ＭＢ入力側にＩＣ２７をも
ち、ＩＣ２７は、ＭＢバスから入力される信号を、スル
ーするか、反転したり、“００"h等の定数データを発生
してＡＬＵ１９での演算を補助する。さらにＤフラグの
機能を実現するための１０進補正回路もＡＬＵ１９は含
んでいる。そして内部バス(ＭＢ)のデータのゼロを検出
するＺＤＴ１７や分岐命令での分岐条件成立の有無をＰ
ＳＲの状態から検出するＢＲＤＴ１８もある。 特にア
ドレス生成を主に行なうＡＣＵ部に関しては、８ビット
単位に、機能が分離されそれぞれはキャリーが伝搬する
構成となっていて、最大２４ビットのアドレス演算を行
なう。ここでは、アドレスの演算のみならずデータの演
算も可能である。

【００２２】具体的にはＡＣＵ部は、８ビット毎にＩＮ
Ｃ／ＤＥＣという増減機能があり、ＡＢＬ,ＡＢＨ,ＳＢ
という内部バス(各８ビット)からのデータを“００"h,
“０１"h,“０２"hで選択的に増減する。ＩＮＣ／ＤＥ
Ｃで演算された結果は、ＣＡＬＬ,ＣＡＬＨ,ＣＡＬＢの
ラッチに選択的に格納され、ＡＯＢＬ,ＡＯＢＨ,ＡＯＢ
Ｂのアドレス・バッファを介して出力される。ここで選
択的というのは、演算結果が常にラッチされるのではな
く、アドレス演算時のみラッチして、データ演算時には
ラッチされない場合があることを意味する。しかし、Ｒ
ＬＴ２ ３５は、ＩＮＣ／ＤＥＣ:Ｂ演算時は常に結果
をラッチするデータラッチである。

【００２３】ＡＣＵ部には、割り込み発生時に強制的に
割り込みベクタを発生するＶＥＣＬ,ＶＥＣＨ,ＶＥＣＢ
(ベクタアドレス発生回路)や、ＩＮＣ／ＤＥＣを介さず
にＤＢバスデータを直接アドレスとして出力するＢＳも
配置されている。本ＣＰＵにおいて、実効アドレスの生
成は、特に分岐やディスプレースメント付のアドレッシ
ングにおいてＡＵとＡＣＵの両方を使用して演算してお
り、ＣＳＢ,ＣＳＨ２５,２６は、その際に使用される。
つまり、ＡＬＵ１９からの演算結果によるキャリーやボ
ローをＡＣＵの演算に反映させるためのキャリーのセレ
クタとしての機能をＣＳＢ,ＣＳＨ２５、２６が持って
いる。尚、ＩＮＣ／ＤＥＣからラッチされた演算結果
は、ＳＢ,ＡＢＨ,ＡＢＬのバスを介してＰＣ,ＤＢＲ,Ｔ
Ｒ,ＡＤＨ,ＡＤＬのレジスタデータを選択的に更新す
る。

【００２４】その他の機能としては、ＣＰＵのクロック
の制御をつかさどる、クロック発生器２２や、周辺シス
テムにＣＰＵの動作状態を知らせる複数の信号を発生す
るシステム制御２３がある。さらに、インストラクショ
ン・プレデコーダ３３は、命令コードのプリデコードを
行い短縮命令の識別や、プリバイト付でオペコードと不
当な組合せ(以下不当命令と称す)の選別などを行なう。

【００２５】以下に、本ＣＰＵの演算部２の各機能部に
ついて説明を行なう。 ○ 汎用レジスタ 演算,転送時にデータを提供したり、演算,転送後の結果
を格納する図５及び図６に示す汎用レジスタ群である。
Ｗ０,Ｗ１については、８ビットずつに分けてＲ０,Ｒ
２,Ｒ１,Ｒ３の８ビットレジスタとしても命令で区別し
て使用することができるので、本ＣＰＵでは１６ビット
のみならず、８ビットのデータを扱うことができる。Ｗ
２,Ｗ３は、データアクセスの際のポインタとしてアド
レッシングモードで指定すれば使用することもできる。
汎用レジスタ群の各レジスタは、ラッチ(セット、リセ
ットなし)で構成され、内部バスに対し、以下の接続関
係を有する。基本的に、ＭＢバスから入力されデータを
ラッチし、ＤＢ或いはＭＢのバスにラッチされたデータ
を出力する。Ｒ２レジスタのみ、除算命令を実行する際
のため、入力にＤＢバスを選択可能とする。 R0(W0L)→MBから入力, DBあるいはMBへ
出力。 R2(W0H)→MBあるいはDBから入力, DBあるいはMBへ
出力。 R1(W1L)→MBから入力, DBあるいはMBへ
出力。 R3(W1H)→MBから入力, DBあるいはMBへ
出力。 W2L →MBから入力, DBあるいはMBへ
出力。 W2H →MBから入力, DBあるいはMBへ
出力。 W3L →MBから入力, DBあるいはMBへ
出力。 W3H →MBから入力, DBあるいはMBへ
出力。

【００２６】○ ＦＰＲ(ファーストページレジスタ) 図５及び図６に示したＦＰＲは、前述のファースト・ダ
イレクト・アドレッシングと呼ぶアドレッシングモード
で使用される。ＦＰＲは、ラッチ(セット、リセットな
し)で構成され、内部バスに対し、以下の接続関係を有
する。基本的に、ＭＢバスから入力されデータをラッチ
し、ＤＢのバスにラッチされたデータを、出力する。 FPR → MBから入力 , DBへ出力。

【００２７】○ ＩＣ(ＡＬＵに関する入力制御) 図５に示したＩＣ２７(８ビット)は、ＭＢバスからＡＬ
Ｕ１９に入力されるデータを制御する。機能的には、以
下の機能を有する。 1．MBバスデータ →ALUに入力。 2．MBバスデータの反転→ALUに入力。 3．“00"hの定数 →ALUに入力。 (MBバスデータは無視する。) 4．“01"hの定数 →ALUに入力。 (MBバスデータは無視する。) 5．“02"hの定数 →ALUに入力。 (MBバスデータは無視する。) 6．“03"hの定数 →ALUに入力。 (MBバスデータは無視する。)

【００２８】○ ＡＬＵ(演算論理素子) 図５に示したＡＬＵ１９(８ビット)は、ＤＢバスデータ
とＩＣからの各８ビットの入力により演算を実施する。
機能的には、ＡＮＤ(論理積)、ＯＲ(論理和)、ＥＸＯＲ
(排他的論理和)、ＳＵＭ(加算)がある。 また、ＰＳＲ
中のＤフラグの設定により(Ｄ＝１ならば)、加算及び減
算を同一演算サイクル内で１０進補正する回路も含む。
さらに、ＳＵＭの結果、キャリー・ボロー発生、オーバ
ーフローが発生の検出及びキャリー・ボロー、オーバー
フローをラッチする機能も具備する。特に、キャリー結
果は、ＡＬＵ１９が次のＳＵＭを実行するまで保持され
るものとする。(ＡＮＤ,ＯＲ,ＥＸＯＲでは変化しない)

【００２９】○ ＡＬＵシフタ(演算論理素子シフタ) 図５に示した、ＡＬＵシフタ２８は、８ビットデータの
１ビットシフトライトを実施するシフトレジスタで、主
に乗算命令で使用される。このシフトレジスタに入力さ
れるデータは、ＡＬＵ１９のＳＵＭ(加算)の結果であ
り、最上位ビットには、そのＳＵＭの結果で発生したキ
ャリーが入力され、シフトの結果最下位より送出される
１ビットデータは、ＡＬＵ１９のキャリーとして最終的
に保持される。

【００３０】○ ＲＬＴ(ＡＬＵ 結果ラッチ) 図５に示した、ＲＬＴ２９は、ＡＬＵ１９の演算結果を
保持する８ビットラッチである。内部バスに対しては以
下の接続関係を有する。 ＲＬＴ → ＤＢあるいはＭＢへ出力。 ただし、ＲＬＴ２９のデータは、次のＡＬＵ演算が実行
されるまで内容は更新されない。

【００３１】○ シフタ 図５に示した、シフタ２０はフリップ・フロップで構成
され、データの１ビットシフトレフト,シフトライト,ノ
ーシフトのいずれかを制御信号により選択的に実施す
る。内部バスに対しては以下の接続関係を有する。 シフタ → MBから入力, MBへ出力。

【００３２】○ ＺＤＴ(ゼロ検出回路) 図５に示したＺＤＴ１７は、ＭＢバスの状態をモニタ
し、ＭＢバスが全ビット“００"hならば、“００"hの検
出をしたことを示す信号を発生するゼロ検出回路であ
る。特に、この信号はＰＳＲレジスタ３０中のＺフラグ
に作用し、ＡＬＵ１９等の演算結果がＲＬＴ２９より、
ＭＢバスに出力される時、結果の“００"hを検出してＺ
フラグを“１"にセットする動作を促すために用いられ
る。

【００３３】○ ＰＳＲ(プロセッサ・ステイタス・レ
ジスタ) 図５に示した、ＰＳＲ３０は、ラッチで構成され内部バ
スに対しては以下の接続関係を有する。 PSR → MBから入力 , DBへ出力。 機能としては、概要でも記述した様にＰＳＲレジスタ３
０は現在のＣＰＵの動作状態を示す。

【００３４】○ ＢＲＤＴ(分岐検出回路) 図５に示した、ＢＲＤＴ１８は、ＰＳＲ３０に接続され
ており、分岐命令が発生した場合、ＰＳＲ３０の内容か
ら分岐するか否かを判断する信号を発生する。

【００３５】○ ＡＯＢＢ,ＡＯＢＨ,ＡＯＢＬ(アドレ
ス・出力バッファ) 図５ＡＣＵ部１６に示した、ＡＯＢＢ,ＡＯＢＨ,ＡＯＢ
Ｌはアドレス出力用のバッファであり、各８ビットで計
２４ビット(ＢＡ７〜ＢＡ０,Ａ１５〜Ａ０)のアドレス
を出力する。アドレス出力は、ＢＥのローでハイ・イン
ピーダンス状態になる。

【００３６】○ ＶＥＣＢ,ＶＥＣＨ,ＶＥＣＬ(ベクタ
アドレス発生器) 図５ＡＣＵ部１６に示した、ＶＥＣＢ,ＶＥＣＨ,ＶＥＣ
Ｌは割り込み処理において、ベクタアドレス(２４ビッ
ト)を発生する。

【００３７】○ ＣＡＬＢ,ＣＡＬＨ,ＣＡＬＬ(アドレ
ス計算ラッチ) 図５ＡＣＵ部１６に示した、ＣＡＬＢ,ＣＡＬＨ,ＣＡＬ
ＬはＩＮＣ／ＤＥＣ:Ｂ:Ｈ:Ｌの演算の結果を選択的に
格納するラッチであり、アドレス演算時のみラッチされ
る。

【００３８】○ ＲＬＴ２(結果ラッチ２) 図５ＡＣＵ部１６に示した、ＲＬＴ２はＩＮＣ／ＤＥ
Ｃ:Ｂの演算の結果を常に格納するラッチである。

【００３９】○ ＩＮＣ／ＤＥＣ:Ｂ:Ｈ:Ｌ(インクリメ
ント／デクリメント・ユニット) 図５ＡＣＵ部１６に示したＩＮＣ／ＤＥＣ:Ｂ:Ｈ:Ｌは
データの増減を行なう。各機能部は、８ビット単位で構
成され、演算結果で発生したキャリーは、それぞれの上
位アドレス増減部(ＩＮＣ／ＤＥＣ:ＬならＩＮＣ／ＤＥ
Ｃ:Ｈへ,ＩＮＣ／ＤＥＣ:ＨならＩＮＣ／ＤＥＣ:Ｂへ)
に伝搬され、結局２４ビットのアドレス生成を実現する
ことになる。但し、このＩＮＣ／ＤＥＣ:Ｂ:Ｈ:Ｌにデ
ータ(各８ビット)は、ＳＢ,ＡＢＨ,ＡＢＬのデータバス
(各８ビット)を介して入力される。各ＩＮＣ／ＤＥＣ:
Ｂ:Ｈ:Ｌは、このデータについて基本的に次の動作を選
択的に行なう。 １．現状データの保持 ２．“０１"hのインクリメントあるいはデクリメント。 ３．“０２"hのインクリメントあるいはデクリメント。

【００４０】○ ＢＳ(バス セレクト) 図５ＡＣＵ部１６に示した、ＢＳは実効アドレスを発生
する際、ＣＰＵ外部から入力されたデータ(８ビット)を
ＩＮＣ／ＤＥＣ:Ｌを介することなく、ＤＢバスから、
直接ＡＯＢＬに入力するためのデータの選択の機能を有
する。前記のファースト・ダイレクト・アドレッシング
のような場合、実効アドレスのためのオペランドデータ
(８ビット)をフェッチするサイクルの次に、すぐに実効
アドレスを出力しなければならないが、この場合、ＩＮ
Ｃ／ＤＥＣ:Ｌを介すれば遅延が生じる。そこでこのＢ
Ｓを用いて、オペランドデータ(ＤＩＬ)をＤＢバスに乗
せ、ＢＳで選択することにより、高速にＡＯＢＬを書き
換えることができる。

【００４１】○ ＣＳＢ,ＣＳＨ(キャリーセレクタ) 図５ＡＣＵ部１６に示した、ＣＳＢ,ＣＳＨ２５、２６
はデータの演算時に、ＩＮＣ／ＤＥＣ:Ｂ,ＩＮＣ／ＤＥ
Ｃ:Ｈに入力されるキャリーがＩＮＣ／ＤＥＣの下位側
(ＩＮＣ／ＤＥＣ:ＨならＩＮＣ／ＤＥＣ:Ｌ,ＩＮＣ／Ｄ
ＥＣ:ＢならＩＮＣ／ＤＥＣ:Ｈ)からか、あるいはＡＬ
Ｕ１９で発生されたキャリーにするかを選択する機能を
有する。従って、このＣＰＵでは実効アドレス発生の際
のディスプレースメントデータの加算や、プログラム相
対アドレスで分岐の際にアドレスの計算を行なうこと
は、ＡＬＵ１９とＡＣＵ１６を共用して行なう。例え
ば、２４ビットデータに８ビットのディスプレースメン
トを加算して、実効アドレスを発生するアドレッシング
の場合、２４ビットデータ中のビット７〜ビット０とデ
ィスプレースメントデータ(８ビット)の加算をＡＬＵ１
９で行ない、２４ビットの残り(ビット２３〜ビット１
６)をＡＣＵ部１６で演算する。ＡＬＵ１９で加算の結
果キャリーが発生した場合、このキャリーは、ＣＳＨ２
５を介して、ＡＣＵＨに入力され、ＡＣＵ１６はこの桁
上がりを含めて演算ができる。一方、通常のプログラム
カウンタのインクリメント動作の場合には、ＡＣＵ１６
のみを用いて、ＡＬＵ１９は別のオペレーションのため
の演算を行なうことができる。この時ＡＬＵ１９のキャ
リーは無視されＡＣＵＬ１６から発生したキャリーがＣ
ＳＨ２５を介してＡＣＵＨに入力される。

【００４２】○ ＰＢＣ,ＰＣＨ,ＰＣＬ(プログラム・
カウンタ) ２４ビットのプログラム・カウンタ・レジスタである。
このレジスタのインクリメントは、ＩＮＣ／ＤＥＣ:Ｂ:
Ｈ:Ｌを用いて行なう。内部バスに対しては以下の接続
関係を有する。 PBD → SBから入力 , DBあるいはSBへ出力。 PCH → ABHから入力, MBあるいはABHへ出力。 PCL → ABLから入力, DBあるいはABLへ出力。

【００４３】○ ＴＲ,ＡＤＨ,ＡＤＬ(テンポラリ・レ
ジスタ) 各８ビットのテンポラリ・データラッチである。ＣＰＵ
外部からは見えない。演算結果を一時的に格納する。 TR → DBあるいはSBから入力 , SBへ出力。 ADH → MBあるいはABHから入力, ABHへ出力。 ADL → DBあるいはABLから入力, ABLへ出力。

【００４４】○ ＳＰＨ,ＳＰＬ(スタック・ポインタ・
レジスタ) １６ビットのスタック・ポインタ・レジスタである。内
部バスに対しては以下の接続関係を有する。 SPH →MBから入力 , MBあるいはDBへ出力。 SPL →MBから入力 , DBへ出力。

【００４５】○ ＤＢＲ(データ・バンク・レジスタ) ８ビットのバンク・レジスタである。基本的にデータア
クセスの際のバンクアドレスは、このレジスタ値が出力
される。但し、ＰＳＲ中にモード・フラグ(Ｍ１,Ｍ０)
の状態により、バンクアドレス値は変動する。また、Ｄ
ＢＲは、ＳＢバスを介して入力されており、ＤＢＲ値の
増減にも任意に対応できる。内部バスに対しては以下の
接続関係を有する。 DBR → MBあるいはSBから入力, DBあるいはSBへ出力。

【００４６】○ ＤＩＬ(データ入力ラッチ) ８ビットのラッチである。外部データは、このラッチに
入力される。ＤＩＬ１５は、制御部１に対しては命令コ
ードを供給し、演算部２には、内部バス(ＤＢ,ＭＢ,Ｓ
Ｂ)に対しデータを供給する。ＣＰＵ内部に対しては以
下の接続関係を有する。 DIL → D7〜D0から入力, DB,MB,SBあるいは制御部へ出
力。

【００４７】○ ＤＯＬ(データ出力ラッチ) ８ビットのラッチである。外部に出力されるデータは、
このラッチに入力される。ＣＰＵ内部に対しては以下の
接続関係を有する。 DIL → DBあるいはMBから入力, D7〜D0へ出力。

【００４８】以下に、本ＣＰＵの制御部１の各機能部に
ついて説明を行なう。 ○ インストラクション・プレ・デコーダ 基本的に次の３つの機能部を有する。 １.ＰＬＡでのデコードではタイミング的に間に合わな
い場合、プレデコーダで予めデコードして制御信号を発
生する。[１サイクル命令の検出,外部制御信号の発生制
御,ＴＣＵ７の制御等] ２．ＰＬＡコードの最小化のためデコードを補助する。
[短縮命令の検出,命令で扱うデータサイズの検 出等] ３．不当命令,ソフトウェアインターラプト命令の検
出。

【００４９】○ クロック発生器 ＣＰＵ内部用の複数のクロックの発生。あるいは、外部
システム用システム・クロックを発生する。 ＷＡＩＴ−−−プロセッサ停止入力。 ＬＳＰ −−−バスサイクル変更用入力。 ＣＬＫ −−−ＣＰＵクロック入力。 Ｓ１,Ｓ２−−−システム・クロック出力。

【００５０】○ システム制御 ＣＰＵの動作状態を知らせるための複数の信号を発生す
る。 ＢＳＶＴ−−−プロセッサ動作状態出力。 (ベクタアドレス出力中を示す) ＢＳＤＡ−−−プロセッサ動作状態出力。 (データアクセスを示す) ＢＳＰＡ−−−プロセッサ動作状態出力。 (プログラムアクセスを示す) ＢＳＯＦ−−−プログラム動作状態出力。 (命令フェッチを示す) ＢＳＭＬ−−−プロセッサ動作状態出力。 (メモリロック状態を示す) ＲＷＢ,ＲＢ,ＷＢ−−−リードライト状態出力 ＢＥ−−−バスイネーブル入力。

【００５１】○ インタラプト制御 ＣＰＵの割り込みを制御する。 ＲＥＳ −−−リセット割り込み入力。 ＮＭＩ −−−ノンマスカブル割り込み入力。 ＩＲＯ −−−割り込み入力。 ＩＳＥ０〜３−−−割り込み(ＩＲＯ)選択入力。 ＷＡＫＥ −−−プロセッサ停止命令の解除入力。

【００５２】○ ＴＣＵ(タイミング制御ユニット) 命令実行の動作シーケンスを制御する。

【００５３】○ ＥＣＩ(イクスキュージョン制御イン
タフェース) ＰＬＡの命令デコード結果を受け演算部２にタイミング
を整えた制御信号を発生する機能を有す。

【００５４】○ オペコードＩＲ(バッファ), プリバイトＩＲ(インストラクション・レジスタ)命令を
格納するインストラクションレジスタ。

【００５５】○ プリバイト ＡＮＤプレーン,オペコ
ード ＡＮＤプレーン,ＯＲプレーンＡＮＤ−ＯＲで構
成された命令デコード用ＰＬＡ。

【００５６】以上説明したようなＣＰＵにおいては入出
力部のビットサイズが８ビットであり、分岐量を示すデ
ータのビットサイズが１６ビットである。したがって、
分岐量を示すデータは２分割され２回に分けてＣＰＵに
取り込まれる。本実施例のＣＰＵにて使用する分岐条件
命令は、図３に示すように８ビットからなるプリバイ
ト、当該プリバイトの下位側に８ビットからなるオペコ
ードから構成される。上記オペコードの下位側４ビット
はＣＣＴ(コンディション コード テーブル)を構成す
る。ＣＣＴは、「表２」に示すようにＣＣＴの内容により
分岐する条件を設定している。例えばＣＣＴのビットデ
ータが０１１０である場合の分岐条件は、「ゼロフラグ
を有する場合には分岐する」という条件である。このＣ
ＣＴのデータは後述するＢＲＤＴ１８に供給される。

【００５７】

【表２】

【００５８】上述した構成部分の内、本実施例における
ＣＰＵで特に重要な役割を果たすものは、図５に示すＰ
ＳＲ(プロセッサ ステイタス レジスタ)３０、ＢＲＤＴ
(ブランチディテクタ)１８、ＴＣＵ(タイミング コント
ローラ ユニット)７である。ＰＳＲ３０はＢＲＤＴ１８
に接続され、ＢＲＤＴ１８はＯＰ−ＣＯＤＥ ＩＲ(オペ
コード インストラクションレジスタ)４に接続される。
オペコードインストラクション レジスタ４は、オペコ
ード インストラクション レジスタ バッファを介して
オペコード ＡＮＤプレーン１０及びＯＲプレーン１１
に接続され、上記ＯＲプレーン１１はＴＣＵ７に接続さ
れる。又、ＴＣＵ７の出力側は、ＡＮＤプレーン１０の
入力側に接続される。

【００５９】ＰＳＲ３０は、ＡＬＵ１９における演算結
果においてキャリー、ボロー、正、負等の条件を保持す
るレジスタであり、ＢＲＤＴ１８はＰＳＲ３０から供給
されるデータに基づき分岐の有無の判断を行う信号を発
生する回路であり、ＴＣＵ７は命令実行の動作シーケン
スを制御する回路である。

【００６０】ＢＲＤＴ１８は、図１に示すように上述し
たＣＣＴのデータの各ビットデータが供給される命令コ
ード入力端子１００ないし１０３と、ＰＳＲ３０から
Ｎ,Ｖ,Ｚ,Ｃの各フラグデータが供給されるそれぞれの
入力端子１０４ないし１０７と、ＡＮＤゲート、ＯＲゲ
ート等の論理回路と、トランスミッションゲートと、本
ＢＲＤＴ回路の出力信号であるＢＲＦＰ信号が送出され
るＢＲＦＰ信号出力端子１０８とを有している。

【００６１】Ｎフラグ入力端子１０４及びＶフラグ入力
端子１０５は、インバータを介してトランスミッション
ゲート１１１及び１１２の入力側に接続され、又、論理
回路を介してトランスミッションゲート１１８に接続さ
れる。Ｚフラグ入力端子１０６及びＣフラグ入力端子１
０７は、インバータを介してトランスミッションゲート
１０９及び１１０に接続され、又、論理回路を介してト
ランスミッションゲート１１３及び１１４の入力側に接
続される。トランスミッションゲート１０９及び１１０
の出力側はトランスミッションゲート１１５の入力側に
接続され、トランスミッションゲート１１１及び１１２
の出力側はトランスミッションゲート１１６の入力側に
接続され、トランスミッションゲート１１３及び１１４
の出力側はトランスミッションゲート１１７の入力側に
接続される。さらに、トランスミッションゲート１１５
及び１１６の出力側はトランスミッションゲート１１９
の入力側に接続され、トランスミッションゲート１１７
及び１１８の出力側はトランスミッションゲート１２０
の入力側に接続される。さらにトランスミッションゲー
ト１１９及び１２０の出力側はインバータを介してトラ
ンスミッションゲート１２１及び１２２の入力側にそれ
ぞれ接続され、トランスミッションゲート１２１及び１
２２の出力側はインバータを介してＢＲＦＰ信号出力端
子１０８に接続される。

【００６２】一方、上述したＣＣＴの０ビット目の反転
データが供給される命令コード入力端子１０３は、トラ
ンスミッションゲート１０９ないし１１４の制御信号入
力端子に接続され、ＣＣＴの１ビット目の反転データが
供給される命令コード入力端子１０２は、トランスミッ
ションゲート１１５ないし１１８の制御信号入力端子に
接続され、ＣＣＴの２ビット目の反転データが供給され
る命令コード入力端子１０１は、トランスミッションゲ
ート１１９及び１２０の制御信号入力端子に接続され、
ＣＣＴの３ビット目の反転データが供給される命令コー
ド入力端子１００は、トランスミッションゲート１２１
及び１２２の制御信号入力端子に接続される。

【００６３】ＴＣＵ７は、図２に示すようにトランスミ
ッションゲート、論理回路を有する４ビットのデータを
処理するカウンタであり、各ビットデータについてそれ
ぞれセット、リセットの入力端子１２３ないし１３０を
設けている。これらの入力端子１２３ないし１３０には
ＯＲプレーン１１の出力側が接続され、出力端子１３１
ないし１３４はＡＮＤプレーン１０の入力側に接続され
る。出力端子１３１ないし１３４から送出される信号は
命令を実行する際のカウント値であり、後述するように
ＡＮＤプレーン１０及びＯＲプレーン１１から構成され
るＰＬＡ(プログラマブル ロジック アレイ)の回路構成
により、発生する上記カウント値が制御される。

【００６４】一方、図４に示すようにＴＣＵ７が送出す
るカウント値によって条件分岐命令の動作サイクルが割
り当てられており、分岐する場合にはＴＣＵ７から送出
される４ビットからなるカウント値は０→５→９→７→
８→０(各１０進数にて示す。以下同様。)の順に強制的
にカウント値が遷移し命令が実行される。即ち、上述し
たＢＲＤＴ１８の送出するＨレベルのＢＲＦＰ信号が上
記ＰＬＡに供給された場合、上述したようなカウント値
をＴＣＵ７から発生させるための信号をＰＬＡがＴＣＵ
７へ送出するようにＰＬＡは回路構成がなされている。
一方、ＬレベルのＢＲＦＰ信号が上記ＰＬＡに供給され
た場合には、上記カウント値が０→５→９→０の順にカ
ウント値をＴＣＵ７が発生するようにＰＬＡは回路構成
がなされている。尚、上記カウント値が０のときにはプ
リバイト部分がフェッチされ、カウント値が５のときに
はオペコード部分がフェッチされ、カウント値が９のと
きにはＣＰＵ内部における演算動作が実行され、カウン
ト値が７のときにはディスプレースメントのＨ(ハイ)側
のデータがフェッチされ、カウント値が９のときにはデ
ィスプレースメントのＬ(ロー)側のデータがフェッチさ
れる。

【００６５】このように構成されるＣＰＵの動作を表３
及び表４を参照し以下に説明する。上述したように、Ｔ
ＣＵ７から送出されるカウント値は、分岐の有無に拘わ
らずまず０、５、９の順に送出されることから、ＴＣＵ
７が０のカウント値を送出する０サイクル目では、命令
コードに含まれるプリバイトがフェッチされ、次に５の
カウント値を送出する１サイクル目ではオペコードがフ
ェッチされる。これらの０、１サイクルにおいて、分岐
命令の指定、上述したようにオペコードに含まれるＣＣ
Ｔのデータによる分岐条件の指定、いづれのアドレッシ
ングを行うかの指定が行なわれる。次に９のカウント値
を送出する２サイクル目ではディスプレースメントデー
タの内、下位側のデータがフェッチされる。尚、ＴＣＵ
７が送出するカウント値はＰＬＡにも供給される。

【００６６】一方、ＰＳＲ３０には、命令の実行により
図５に示すＡＬＵ１９における演算にて発生した正、負
等を表すフラグが８ビットにて格納され、その内のＮ、
Ｖ、Ｚ、Ｃの各フラグデータはＢＲＤＴ１８に送出され
る。尚、Ｎは演算結果が負の場合を示すフラグであり、
Ｖは演算結果が桁あふれを生じた場合を示すフラグであ
り、Ｚは演算結果がゼロである場合を示すフラグであ
り、Ｃは演算によりキャリが発生した場合を示すフラグ
である。

【００６７】ＢＲＤＴ１８には、上記１サイクル目にお
けるオペコードのフェッチによるＣＣＴのデータが供給
され、又、上記ＰＳＲ３０からＮ,Ｖ,Ｚ,Ｃの各フラグ
データが供給される。よって、ＴＣＵ７がカウント値９
を送出し下位側のディスプレースメントデータをフェッ
チする２サイクル目の実行と同時に、ＢＲＤＴ１８はＢ
ＲＤＴを構成する各トランスミッションゲート１０９な
いし１２２がオン、オフ動作し、ＰＳＲ３０から供給さ
れるデータによってＢＲＦＰ信号出力端子１０８よりハ
イあるいはローのＢＲＦＰ信号を送出する。例えばＣＣ
Ｔのデータが表２に示す１１１１であるＢＣＣの場合、
トランスミッションゲート１０９、１１１、１１３、１
１５、１１７、１１９、１２１がオン状態となりＣフラ
グのデータが０であればＢＲＦＰ信号はハイ状態とな
る。

【００６８】ＢＲＦＰ信号は、オペコード インストラ
クション レジスタ４等を介してＰＬＡに供給される。
又、ＴＣＵ７が送出するカウント値もＰＬＡに供給され
ており、上述したようにＰＬＡはＢＲＦＰ信号の信号レ
ベルに応じて所定の信号をＴＣＵ７へ送出する。

【００６９】今、ＢＲＦＰ信号がＬレベルである場合、
即ち分岐を行う場合、上述しようにＴＣＵ７は３サイク
ル目としてカウント値７を送出することで、ディスプレ
ースメントデータの上位側の８ビットのデータがフェッ
チされ、プログラムカウンタのカウント値にディスプレ
ースメントデータの下位側のデータが加算され、分岐先
のアドレスである相対分岐アドレスが計算される。

【００７０】次に、ＴＣＵ７は４サイクル目としてカウ
ント値８を送出する。よってプログラムカウンタのカウ
ント値にディスプレースメントデータの上位側のデータ
が加算され、分岐先のアドレスである相対分岐アドレス
が計算され、該アドレスが確定する。

【００７１】よって新しいプログラムアドレスへ分岐が
行なわれ、ＴＣＵ７は５サイクル目として再びカウント
値０を送出する。よって分岐先の新しいプログラムアド
レスにおける命令コードがフェッチされる。このように
分岐を行う場合には、ＰＬＡは通常の分岐命令時の動作
に従いＴＣＵ７を動作させるようにタイミングコントロ
ーラ制御信号を送出する。

【００７２】一方、ＢＲＦＰ信号がＨレベルである場
合、即ち分岐を必要としない場合、０ないし２サイクル
は上述した場合と同じ動作であるので説明を省略する
が、２サイクル目ではＨレベルのＢＲＦＰ信号がＰＬＡ
に供給される。したがってＰＬＡは、ＴＣＵ７が３サイ
クル目としてカウント値７ではなくカウント値０を送出
するように、ＴＣＵ７へタイミングコントローラ制御信
号を送出する。よってＴＣＵ７は３サイクル目としてカ
ウント値７ではなくカウント値０を送出する。したがっ
てＣＰＵはプログラムカウンタがカウントする次のカウ
ント値によって示されるアドレスにおける命令コードを
フェッチする。

【００７３】このようにフェッチした命令コードが分岐
を必要としない場合には、上述した３及び４サイクル目
が省略されることより、従来のＣＰＵに比べ１命令を２
サイクル少ないサイクル数にて実行することができる。
したがって命令実行を高速化することができる。又、こ
のようなＣＰＵを製作するためにはＢＲＤＴ１８を設
け、かつＰＬＡの回路構成を一部変更するだけで良く、
容易に製作することができる。

【００７４】

【表３】

【００７５】

【表４】

【００７６】

【発明の効果】以上詳述したように本発明によれば、分
岐条件が非成立のときには分岐量を示すデータの一部の
みをフェッチしその他の分岐量を示すデータのフェッチ
は省略されることより、無駄な演算サイクルが排除され
高速に分岐命令の実行を行うことができる。

【図面の簡単な説明】

【図１】 本発明のＣＰＵに設けられるＢＲＤＴ回路の
構成を示す論理回路図である。

【図２】 本発明のＣＰＵに設けられるＴＣＵ回路の構
成を示す論理回路図である。

【図３】 本発明のＣＰＵにて使用する命令コードを構
成するプリバイト及びオペコードを示す図である。

【図４】 本発明のＣＰＵに設けられるＴＣＵと条件分
岐命令のサイクル割り当てを示す図である。

【図５】 本発明のＣＰＵの全体構成を示すブロック図
である。

【図６】 本発明のＣＰＵにて使用されるプログラミン
グモデルを示す図である。

【図７】 本発明のＣＰＵにて使用される命令形式を示
す図である。

【符号の説明】

７…ＴＣＵ、１０…ＡＮＤプレーン、１１…ＯＲプレー
ン、１８…ＢＲＤＴ、３０…ＰＳＲ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 中央演算処理装置の条件分岐命令の制御
   に関し上記中央演算処理装置のデータ入出力部のビット
   サイズが命令コードに続いてフェッチされる分岐量を示
   すデータのビットサイズに比べ小さく上記分岐量を示す
   データを上記データ入出力部が少なくとも２回以上複数
   サイクルに分割してフェッチする構成の中央演算処理装
   置において、当該中央演算処理装置内に備わり当該中央
   演算処理装置の動作状態を示すデータや演算結果を示す
   データを保持する内部レジスタと、命令コード内に含ま
   れ分岐条件を指定するビットデータと上記内部レジスタ
   に格納されるデータとの比較により分岐条件の成立の有
   無を判断しその判断結果信号を送出する分岐条件判断部
   と、命令実行の動作シーケンスを制御するタイミング信
   号を送出するタイミングコントローラと、上記タイミン
   グコントローラが送出するタイミング信号、命令コード
   及び上記判断結果信号が供給され該判断結果信号に応じ
   たタイミング信号が上記タイミングコントローラから送
   出されるようにタイミングコントローラを制御するタイ
   ミングコントローラ制御信号を送出するプログラム ロ
   ジック アレイと、を備えたことを特徴とする中央演算
   処理装置。