JPH03152624A

JPH03152624A - 中央演算処理装置

Info

Publication number: JPH03152624A
Application number: JP1291799A
Authority: JP
Inventors: Takashi Yasui; 隆安井; Keiichi Yoshioka; 圭一吉岡; Shinichi Yamaura; 山浦　慎一
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1989-11-09
Filing date: 1989-11-09
Publication date: 1991-06-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］本発明は、中央演算処理装置に関する。［従来の技術とその課題］中央演算処理装置においてデータの演算処理を実行する
際に必要なアドレス信号を発生する方法として、データ
演算用のＡＬＵとは独立して設けられるフルアダーにて
構成されアドレス信号のみを発生するアドレス計算ユニ
ットを設ける方法と、データの演算とアドレス信号の発
生との両方をともに行う一つのＡＬＵを設ける方法とが
ある。前者のアドレス計算ユニットを設ける方法においては、
ＡＬＵとアドレス計算ユニットとを別々に設けなければ
ならず、ハードウェアが大きくなるという問題点がある
。一方、後者の一つのＡＬＵを設ける方法においては、
データ演算とアドレス計算とを行うためそれぞれの演算
を別々に行うことができず並列性がなくなり、演算に要
する処理サイクルが多くなるという問題点がある。本発明はこのような問題点を解決するためになされたも
ので、ハードウェアが大きくならず、かつ演算の並列性
を損なわない中央演算処理装置を提供することを目的と
する。［課題を解決するための手段１本発明は、アドレスのビット数を複数に分割したビット
数を処理し、供給される複数の定数のいずれか一つを被
増加数に加算しアドレスデータを作成する複数の増加器
と、少なくとも一つのレジスタと、上記レジスタが送出する、アドレスのビット数より少な
いビット数からなるデータに基づき演算を行う一つのＡ
ＬＵと、上記ＡＬＵの演算結果で桁上げ信号が発生した場合には
この桁上げ信号を上記増加器に送出するキャリー信号選
択手段と、を備えたことを特徴とする。［作用］キャリー信号選択手段は、ＡＬＵにおける演算処理にて
キャリー信号が発生した場合にはこのキャリー信号を増
加器に送出し、増加器は被加算数にキャリーデータを加
算しアドレスデータを発生する。このようにＡＬＵと増
加器とによりアドレスデータを発生することは、ＡＬＵ
単体でアドレスデータを発生する場合に比べ並列性を失
わず処理サイクルを短くするように作用し、又、アドレ
スデータ計算用のＡＬＵを有する必要がないことよりハ
ードウェアが小さくなるように作用している。［実施例］まず、本発明の中央演算処理装置における一実施例にお
ける構成の概略を第３図ないし第５図ａ。ｂ、ｃを参照し以下に説明する。第４図は、プログラミングモデルであり、本中央演算剋
理装置（以下ＣＰＵと称す）の基本語長は８ビツトであ
る。アドレス空間は、プログラムをアクセスする際、プログ
ラムカウンタ（以下ＰＣと記す）は２４ピツ）（ＰＢＣ
，ＰＣＨ，ＰＣＬ）を有しており、リニアアドレスで１
６Ｍバイトをアクセス可能としている。尚、ＰＢＣとは
プログラム・バンク・カウンタレジスタ（以下ＰＢＣと
記す）、ＰＣＨとはプログラム・カウンタレジスタＨ（
以下ＰＣＨと記す）、ＰＣＬとはプログラム・カウンタ
レジスタしく以下ＰＣＬと記す）である。一方、データをアクセスする時は、バンク方式を用いて
おり、バンクアドレスとしては、基本的にデータバンク
レジスタ（以下ＤＢＲと記す（８ビツト））が出力され
、従って、６４にバイトリニアで２５６バンクを用いて
、１６Ｍバイトのアクセスを可能にしている。尚、バンクアドレスとしてのＤＢＨの出力については後
述のＭｌ、ＭＯ７ラグにて説明する。また、複数の汎用レジスタ（ＷＯ〜Ｗ３：１６ビツト）
があり、特に、ＷＯ，Ｗｌの両レジスタは８ビツトごと
に分別され、８ビットレジスタＲＯ，Ｒ１゜Ｒ２，Ｒ３
として使用することもできる。故に、本ＣＰＵでは、演算のデータサイズとして８ビツ
ト、１６ビツトの両方のサイズのデータを命令により区
別して扱うことが可能である。さらに、スタック空間としては、スタックポインタレジ
スタ（以下ＳＰと記す）として１６ビツトレジスタを用
意しており、リニアに６４にバイトのアクセスをおこな
う。ただし、バンクアドレスは、“００”ｈに固定され
ている。そして、プログラムスティタスレジスタ（以下ＰＳＲと
記す）は現在のＣＰＵの動作状態を示しており、具体的
には、Ｎ、Ｖ、Ｚ、Ｃの各フラグは、演算の結果により
変化し、■フラグは、割り込み要求の受付けの可否を示
し、Ｄフラグは、加減算命令の結果の補正に関し、Ｄ＝
１ならば、加減算命令の実行結果は自動的にｌＯ進補正
される。Ｍｌ、ＭＯフラグは、データ空間をアクセスする際、出
力されるバンクアドレスの選択を可能にするフラグであ
る。従って、Ｍｌ、ＭＯフラグを任意の値に設定（この
ＣＰＵでは命令で更新する）する事により、データアク
セスの際に、出力されるバンクアドレスをＤＢＲ値、“
ｏｏ”ｈ等の定数の何れかを選択して出力し様々なメモ
リのアプリケージタンに対応させる。ファーストベージレジスタ（以下ＦＰＲと記す）はデー
タアクセス時のアドレス・ポインタとなるレジスタで、
ファースト・ダイレクトと呼ぶアドレッシング・モード
で使用される。尚、アドレッシングとは、データの格納
先のアドレスを指定することをいう。このアドレッシング・モードではオペランド・データと
して８ビツトのデータのみを７エツチしてそのデータを
実効アドレスのロー（ビット７〜ビツト０）とし、ハイ
（ビット１５〜ビツト８）をＦＰＲの内容とするアドレ
ッシングモードにおいて有効となるレジスタである。ただしこのときも、出力されるバンクアドレスは、Ｍｌ
、ＭＯのフラグ状態に従う。このアドレッシング・モードは、オペランドデータを１
バイトのみフェッチするだけなので、同一ページアドレ
ス内（アドレスのビット１５〜ビツト８が一定値）の高
速なデータのアクセスが可能となる。第５図ａないし第５図Ｃは、本ＣＰＵの命令形式につい
て示したものであり、このＣＰＵは基本語長は、前述の
ように８ビツトであり、オペコードの前にプリバイトと
呼ばれる命令拡張用の１バイトデータをフェッチする形
式をとる。基本的にプリバイト・データは、アドレッシング・モー
ドに係る情報を有し、オペコードが実行すべき命令の内
容を持っている。但し、命令の使用頻度が高いものについては、命令コー
ド長と実行時間の短縮を図るため、「形式１」に示すよ
うに、短縮命令と呼ぶプリバイトの無いオペコード内に
アドレッシング及び命令の内容を含んだ命令を用意する
。さらに、オペランドデータは２種類の配置形式をもって
いる。第５図すに示す「形式２」は、プリバイトの次に
オペコードを配置し、その後にオペランドデータを配す
る形式であり、「形式３」はプリバイトとオペコードの
間にもオペランドデータを配置する。特に、形式３のプリバイトとオペコードの間のオペラン
ドデータは、ディスプレースメント付アドレッシングで
使用される。ここでいうディスプレースメント付アドレッシングとは
、データのアクセスのための実効アドレスの発生時に、
内部レジスタデータにオペランドでフェッチされたデー
タもしくは、オペランドで指定されたレジスタの値をオ
フセットとして加算することで実効アドレスを発生する
アドレッシングのことを示す。このアドレッシング・モードが使用される際、もし形式
２のようなオペランドデータの配置形式を取れば、ディ
スプレースメントのオペランドデータをフェッチした後
、実効アドレスを計算するために、時間を要し、オペラ
ンドのディスプレースメント・データの７エツチの後、
複数のアイドルサイクルが存在することになる。しかし、形式３の配置をこのとき用いて、プリバイトと
オペコードの間にディスプレースメントデータを配置す
れば、実効アドレス発生のための計算ヲオペコードの７
エツチサイクルに重複して行なう事ができ、無駄なアイ
ドルサイクルの発生を防ぐ。第３図は、ブロックレベルの構成図であり、零〇ＰＵは
主に制御部ｌと演算部２の２つの機能部に大別される。初めに、制御部ｌであるがここは、命令の実行を制御す
る機能を持っている。動作としては、命令の実行に際し、外部からデータバス
（Ｄ７〜Ｄｏ）を介して、ＤＩＬ１５に入力された命令
コードは、プリバイトＩＲ３或いはオペコードＩＲ４の
各インストラクションレジスタに格納され次の命令が発
生するまで保持される。そして、これらのインストラクションレジスタの複数の
出力５．６と命令シーケンスのタイミングを制御するＴ
ＣＵ７の出力がＡＮＤ−ＯＲのＰＬＡで構成された命令
デコード回路８，９．１０゜１１に入力され、命令とタ
イミングに応じたデコード結果１３を出力する。さらにそのデコード結果は、ＥＣ１１２というインター
フェース回路を介して、演算部２に対してタイミングを
整えて演算部２を制御すべき複数の制御信号１４を発生
する。但し、本ＣＰＵにおいて、ＰＬＡの構成は、ＡＮＤブレ
ーンをプリバイト用（構成部分８）と、オペコード用（
構成部分１０）の２種類もち、ＯＲプレーン９．１１を
共有した形をとる。これは、先の命令形式でも記述した様に、プリバイト部
は、アドレッシングモードの情報を有し、オペコード部
が命令のオペレーション内容を含むため、ＰＬＡ上でも
機能的に、分類することでデコードの容易化と冗長性を
排除し、機能別（プリバイトかオペコード）で最小のＰ
ＬＡ（特に、ＡＮＤプレーン）を実現させている。そして、この２分割されたＰＬＡのＡＮＤブレーン８．
ｌＯは、インタラブド制御２Ｉからの入力信号２４によ
り、ＡＮＤブレーンの両方を動作状態にするか、一方Ａ
ＮＤブレーン１０を非動作状態にせしめることもできる
。ここで割り込みのシーケンスの制御コードは、全て、
プリバイト側のＡＮＤプレーン８にコードが割り付けら
れており、割り込みの旭理時にオペコード側のＡＮＤプ
レーンｌＯは非動作状態にある。演算部２は、上記の制御信号にしたがって、演算やＣＰ
Ｕ外部とのデータのアクセスを行なう。内部バスとしては、基本的にＭＢ、ＤＢ、ＳＢの３種類
８ピツトパスを有し、各機能部とのデータのやりとりを
行なう。機能としては、上述のプログラミングモデルで示したレ
ジスタ群や、データや実効アドレスの演算を行なう８ピ
ントＡＬＵｌ　９や、シフト演算を行なう８ビツトのシ
ック２０、アドレス生成を主に行なうＡＣＵｌ　３があ
る。ＡＬＵｌ　９は、ＭＢ入力側にＩＣ２７をもち、ＩＣ２
７は、ＭＢババスら入力される信号を、スルーするか、
反転したり、”ｏｏ”ｈ等の定数データを発生してＡＬ
Ｕｌ　９での演算を補助する。さらにＤフラグの機能を実現するための１０進補正回路
もＡＬＵｌ９は含んでいる。そして内部バス（ＭＢ）のデータのゼロを検出するＺＤ
Ｔ１７や分岐命令での分岐条件成立の有無をＰＳＲの状
態から検出するＢＲＤＴ１８もある。特にアドレス生成を主に行なうＡＣＵ部に関しては、８
ビット単位に、機能が分離されそれぞれはキャリーが伝
搬する構成となっていて、最大２４ビツトのアドレス演
算を行なう。ここでは、アドレスの演算のみならずデー
タの演算も可能である。具体的にはＡＣＵ部は、８ビツト毎にＩＮＣ／ＤＥＣと
いう増減機能があり、ＡＢＬ、ＡＢＨ，ＳＢという内部
バス（各８ビツト）からのデータを“ｏｏ”ｈ、“Ｏ１
″ｈ、“０２”ｈで選択的に増減する。ＩＮＣ／ＤＥＣで演算された結果は、ＣＡＬＬ。ＣＡＬＨ，ＣＡＬＢのラッチに選択的に格納され、ＡＯ
ＢＬ、ＡＯＢＨ，ＡＯＢＢのアドレス・バッファを介し
て出力される。ここで選択的というのは、演算結果が常にラッチされる
のではなく、アドレス演算時のみラッチして、データ演
算時にはラッチされない場合があることを意味する。しかし、ＲＬＴ２　３５は、ＩＮＣ／ＤＥＣ：Ｂ演算時
は常に結果をラッチするデータラッチである。ＡＣＵ部には、割り込み発生時に強制的に割り込みベク
タを発生するＶＥＣＬ、ＶＥＣＨ，ＶＥＣＢ（ベクタア
ドレス発生回路）や、ＩＮＣ／ＤＥＣを介さずにＤＢバ
バスータを直接アドレスとして出力するＢＳも配置され
ている。零ＣＰＵにおいて、実効アドレスの生成は、特に分岐や
ディスプレースメント付のアドレッシングにおいてＡＵ
とＡＣＵの両方を使用して演算しており、Ｃ３Ｂ、Ｃ３
Ｈ２５，２６は、その際に使用される。つまり、ＡＬＵｌ９からの演算結果によるキャリーやポ
ローをＡＣＵの演算に反映させるた怜のキャリーのセレ
クタとしての機能をＣ５Ｂ、Ｃ３Ｈ２５，２６が持って
いる。尚、ＩＮＣ／ＤＥＣからラッチされた演算結果は、ＳＢ
、ＡＢＨ，ＡＢＬのバスを介してＰＣ，ＤＢＲ，ＴＲ，
ＡＤＨ，ＡＤＬのレジスタデータを選択的に更新する。その他の機能としては、ＣＰＵのクロックの制御をつか
さどる、クロック発生器２２や、周辺システムにＣＰＵ
の動作状態を知らせる複数の信号を発生するシステム制
御２３がある。さらに、インストラクション・プレデコーダ３３は、命
令コードのプリデコードを行い短縮命令の識別や、プリ
バイト付でオペコードと不当な組合せ（以下不当命令と
称す）の選別などを行なう。以下に、本ＣＰＵの演算部２の各機能部について説明を
行なう。 ○　汎用レジスタ演算、転送時にデータを提供したり、演算、転送後の結
果を格納する第３図及び第４図に示す汎用レジスタ群で
ある。ｗｏ、ｗｉについては、８ビツトずつに分けてＲＯ，Ｒ
２，Ｒ１，Ｒ３の８ビツトレジスタとしても命令で区別
して使用することができるので、本ＣＰＵでは１６ビツ
トのみならず、８ビツトのブタを扱うことができる。Ｗ２．Ｗ３は、データアクセスの際のポインタとしてア
ドレッシングモードで指定すれば使用することもできる
。汎用レジスタ群の各レジスタは、ラッチ（セット、リセ
ットなし）で構成され、内部バスに対し、以下の接続関
係を有する。基本的に、ＭＢババスら入力されデータをう・ノチし、
ＤＢ或いはＭＢのバスにラッチされたデータを出力する
。Ｒ２レジスタのみ、除算命令を実行する際のため、入力
にＤＢババス選択可能とする。ＲＯ（ＷＯＬ）→ＭＢから入力、　　　　ＤＢあるいは
ＭＢへ出力Ｒ２（ＷＯＨ）→ＭＢあるいはＤＢから入力、ＤＢある
いはＭＢへ出力Ｒ１（ＷＩＬ）→ＭＢから入力、　　　　ＤＢあるいは
ＭＢへ出力Ｒ３（ＷＩＨ）→ＭＢから入力、　　　　Ｄ
ＢあるいはＭＢへ出力Ｗ２Ｌ　　　→ＭＢから入力、　
　　　ＤＢあるいはＭＢへ出力Ｗ２Ｈ−ＭＢから入力、
　　　　ＤＢあるいは＆ＪＢへ出力Ｗ３Ｌ　　　−ＭＢ
から入力、　　　　ＤＢあるいはＭＢへ出力Ｗ３Ｈ−Ｍ
Ｂから入力、　　　　ＤＢあるいはＭＢへ出力○　ＦＰ
Ｒ（ファーストベージレジスタ）第３図及び第４図に示
したＦＰＲは、前述のファースト・ダイレクト・アドレ
ッシングと呼ぶアドレッシングモードで使用される。ＦＰＲは、ラッチ（セット、リセットなし）で構成され
、内部バスに対し、以下の接続関係を有する。基本的に、ＭＢババスら入力されデータをラッチし、Ｄ
Ｂのバスにラッチされたデータを、出力する。ＦＰＲ−４ＭＢから入力、　　ＤＢへ出力Ｏｒｃ（ＡＬ
Ｕに関する入力制御）第３図に示したＩＣ２７（８ビツト）は、ＭＢババスら
ＡＬＵｌ　９に入力されるデータを制御する。機能的には、以下の機能を有する。１、　ＭＢババスータ　　　→ＡＬＵに入力２、　ＭＢ
ババスータの反転−ＡＬＵに入力３、“００”ｈの定数
　　　→ＡＬＵに入力（ＭＢババスータは無視する。）４、“Ｏｌ”ｈの定数　　　→ＡＬＵに入力（ＭＢババ
スータは無視する。）５、“０２″ｈの定数　　　→ＡＬＵに入力（ＭＢババ
スータは無視する。）６、“０３”ｈの定数　　　→ＡＬＵに入力（ＭＢババ
スータは無視する。）ＯＡＬＵ（演算論理素子）第３図に示したＡＬＵｌ　９（８ビツト）は、ＤＢババ
スータとＩＣからの各８ビツトの入力により演算を実施
する。機能的には、ＡＮＤ（論理積）、ＯＲ（論理和）、ＥＸ
ＯＲ（排他的論理和）、ＳＵＭ（加算）がある。また、ＰＳＲ中のＤフラグの設定により（Ｄ−１ならば
）、加算及び減算を同一演算サイクル内でｌＯ進補正す
る回路も含む。さらに、ＳＵＭの結果、キャリー・ボロー発生、オーバ
ーフローが発生の検出及びキャリー・ボロ、オーバーフ
ローをラッチする機能も具備する。特に、キャリー結果は、ＡＬＵｌ９が次のＳＵＭを実行
するまで保持されるものとする。（ＡＮＤ、ＯＲ，ＥＸ
ＯＲでは変化しない）Ｑ　　ＡＬＵシ７り（演算論理素子シ７り）第３図に示
した、ＡＬＵシフタ２８は、８ビツトデータの１ビツト
シフトライトを実施するシフトレジスタで、主に乗算命
令で使用される。このシフトレジスタに入力されるデータは、ＡＬＵｌ９
のＳＵＭ（加算）の結果であり、最上位ビットには、そ
のＳＵＭの結果で発生したキャリーが入力され、シフト
の結果最下位より送出される１ビツトデータは、ＡＬＵ
１９のキャリーとして最終的に保持される。 ○　ＲＬＴ（ＡＬＵ　　結果ラッチ）第３図に示した、ＲＬＴ２９は、ＡＬＵ１９の演算結果
を保持する８ビツトラツチである。内部バスに対しては
以下の接続関係を有する。ＲＬＴ　　→　ＤＢあるいはＭＢへ出力ただし、ＲＬＴ
２９のデータは、次のＡＬＩＪ演算が実行されるまで内
容は更新されない。０　シ７り第３図に示した、シフタ２０は７リツプ・７０ツブで構
成され、データの１ビツトシフトレフト。シフトライト、ノーシフトのいずれかを制御信号により
選択的に実施する。内部バスに対しては以下の接続関係を有する。シフタ→ＭＢから入力、　　ＭＢへ出力ＯＺＤＴ（ゼロ
検出回路）第３図に示したＺＤＴ１７は、ＭＢババス状態をモニタ
し、ＭＢババス全ビット“ｏｏ”ｈならば、”ｏｏ”ｈ
の検出をしたことを示す信号を発生するゼロ検出回路で
ある。特に、この信号はＰＳＲレジスタ３０中の２７ラグに作
用し、ＡＬＵ１９等の演算結果がＲＬＴ２９より、ＭＢ
ババス出力される時、結果の“００゛ｈを検出してＺフ
ラグを“１″にセットする動作を促すために用いられる
。Ｑ　　ＰＳＲ（プロセッサ・スティタス・レジスタ）第
３図に示した、ＰＳＲ３０は、ラッチで構成され内部バ
スに対しては以下の接続関係を有する。ＰＳＲ→ＭＢから入力、　　　ＤＢへ出力機能としては
、概要でも記述した様にＰＳＲレジスタ３０は現在のＣ
ＰＵの動作状態を示す。 ○　ＢＲＤＴ（分岐検出回路）第３図に示した、ＢＲＤＴ１８は、ＰＳＲ３０に接続さ
れており、分岐命令が発生した場合、ＰＳＲ３０の内容
から分岐するか否かを判断する信号を発生する。 ○　ＡＯＢＢ、ＡＯＢＨ，ＡＯＢＬ（アドレス・出力バ
ッファ）第３図ＡＣυ部１６に示した、ＡＯＢＢ、ＡＯＢＨ，Ａ
ＯＢＬはアドレス出力用のバッファであり、各８ビツト
で計２４ビット（ＢＡ７〜ＢＡＯ。ＡＩ５〜ＡＯ）のアドレスを出力する。アドレス出力は、ＢＥのローでハイ・インピーダンス状
態になる。ＯＶＥＣＢ、ＶＥＣＨ，ＶＥＣＬ（ベクタアドレス発生
器）第３図ＡＣＵ部１６に示した、ＶＥＣＢ、ＶＥＣＨ，Ｖ
ＥＣＬは割り込み処理において、ベクタアドレス（２４
ビツト）を発生する。ＯＣＡＬＢ、ＣＡＬＨ，ＣＡＬＬ（アドレス計算ラッチ
）第３図ＡＣＵ部１６に示した、ＣＡＬＢ、ＣＡＬＨ，Ｃ
ＡＬＬはＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌの演算の結果を選
択的に格納するラッチであり、アドレス演算時のみラッ
チされる。 ○　ＲＬＴ２（結果ラッチ２）第３図ＡＣＵ［１６４’、示しｆ：、ＲＬＴ２はｌＮＣ
／ＤＥＣ：Ｂの演算の結果を常に格納するラッチである
。ＯＥＮＣ／ＤＥＣ：Ｂ：Ｈ：ＬＣＣイタ’）タフト／デ
クリメント・ユニット）第３図ＡＣＵ部１６に示したＩＮＣ／ＤＥＣ：Ｂ：Ｈ：
Ｌはデータの増減を行なう。各機能部は、８ビット単位で構成され、演算結果で発生
したキャリーは、それぞれの上位アドレス増減部（ＩＮ
Ｇ／ＤＥＣ：ＬならＩＮＣ／ＤＥＣ：Ｈへ、ＩＮＣ／Ｄ
ＥＣ：ＨならＩＮＧ／ＤＥＣ：Ｂへ）に伝搬され、結局
２４ビツトのアドレス生成を実現することになる。但し、このＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌにデータ（各８
ビツト）は、ＳＢ、ＡＢＨ，ＡＢＬのデータバス（各８
ビツト）を介して入力される。各ＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌは、このデータについて
基本的に次の動作を選択的に行なう。１、現状データの保持２、“Ｏｌ”ｈのインクリメントあるいはデクリメント
。３、０２”ｈのインクリメントあるいはデクリメント。 ○　ＢＳ（バス　セレクト）第３図ＡＣＵ部１６に示した、ＢＳは実効アドレスを発
生する際、ＣＰＵ外部から入力されたデータ（８ビツト
）をＩＮＣ／ＤＥＣ：Ｌを介することなく、ＤＢババス
ら、直接ＡＯＢＬに入力するためのデータの選択の機能
を有する。前記のファースト・ダイレクト・アドレッシングのよう
な場合、実効アドレスのだめのオペランドデータ（８ビ
ツト）を７エツチするサイクルの次に、すぐに実効アド
レスを出力しなければならないが、この場合、ＩＮＣ／
ＤＥＣ：Ｌを介すれば遅延が生じる。そこでこのＢＳを用いて、オペランドデータ（ＤＩＬ）
をＤＢババス乗せ、ＢＳで選択することにより、高速に
ＡＯＢＬを書き換えることができる。 ○　Ｃ５Ｂ、Ｃ３Ｈ（キャリーセレクタ）第３図ＡＣＵ
部１６に示した、Ｃ３Ｂ、Ｃ３Ｈ２５，２６はデータの
演算時に、ＩＮＣ／ＤＥＣ：Ｂ、ＩＮＣ／ＤＥＣ：：Ｈ
に入力されるキャリーがＩＮＣ／ＤＥＣ（７）下位側（
ＩＮＣ／ＤＥＣ：ＨならＩＮＣ／ＤＥＣ：Ｌ、ＩＮＣ／
ＤＥＣ：ＢならＩＮＣ／ＤＥＣ：Ｈ）からか、あるいは
ＡＬＵｌ　９で発生されたキャリーにするかを選択する
機能を有する。従って、このＣＰＵでは実効アドレス発生の際のディス
プレースメントデータの加算や、プログラム相対アドレ
スで分岐の際にアドレスの計算を行なうことは、ＡＬＵ
ｌ９とＡＣＵｌ６を共用して行なう。例えば、２４ビツトデータに８ビツトのディスプレース
メントを加算して、実効アドレスを発生するアドレッシ
ングの場合、２４ビツトデータ中のビット７〜ビツトＯ
とディスプレースメントデータ（８ビツト）の加算をＡ
ＬＵ　ｌ　９で行ない、２４ビツトの残り（ビット２３
〜ビツト１６）をＡＣＵ部１６で演算する。ＡＬＵｌ９で加算の結果キャリーが発生した場合、この
キャリーは、Ｃ３）（２５を介して、ＡＣＵＨに入力さ
れ、ＡＣＵｌ６はこの桁上がりを含めて演算ができる。一方、通常のプログラムカウンタのインクリメント動作
の場合には、ＡＣＵｌ　６のみを用いて、ＡＬＵｌ９は
別のオペレージ３ンのための演算を行なうことができる
。この時ＡＬＵ１９のキャリーは無視されＡＣＵＬ１６か
ら発生したキャリーがＣ３Ｈ２５を介してＡＣＵＨに入
力される。 ○　ＰＢＣ，ＰＣＨ，ＰＣＬ（プログラム・カウンタ）２４ビツトのプログラム・カウンタ・レジスタである。このレジスタのインクリメントは、ＩＮＧ／ＤＥＣ：Ｂ
：Ｈ：Ｌを用いて行なう。内部バスに対しては以下の接続関係を有する。ＰＢＤ　−ＳＢから入力、　ＤＢあるいはＳＢへ出力Ｐ
ＣＨ−４ＡＤＨカら入力、　ＭＢあるイハＡＢＨへ出力
ＰＣＬ→ＡＢＬから入力、　ＤＢあるいはＡＢＬへ出力
ＯＴＲ，ＡＤＨ，ＡＤＬ（テンポラリ・レジスタ）各８
ビツトのテンポラリ・データラッチである。ＣＰＵ外部からは見えない。演算結果を一時的に格納す
る。ＴＲ−ＤＢあるいはＳＢから入力、　ＳＢへ出力ＡＤＨ
−４ＭＢあるいはＡＢＨから入力、　ＡＢＨへ出力ＡＤ
Ｌ　　→ＤＢあるいはＡＢＬから入力、　ＡＢＬへ出力
○　ＳＰＨ，５ＰＬ（スタック・ポインタ・レジスタ）１６ビツトのスタック・ポインタ・レジスタである。内部バスに対しては以下の接続関係を有する。ＳＰＨ→ＭＢから入力　、　ＭＢあるいはＤＢへ出力Ｓ
ＰＬ　　−４ＭＢから入力　、　ＤＢへ出力ＯＤＢＲ（
データ・バンク・レジスタ）８ビツトのバンク・レジス
タである。基本的にデータアクセスの際のバンクアドレ
スは、このレジスタ値が出力される。但し、ＰＳＲ中に
モード・フラグ（Ｍｌ、ＭＯ）の状態により、バンクア
ドレス値は変動する。また、ＤＢＲは、ＳＢババス介して入力されており、Ｄ
ＢＲ値の増減にも任意に対応できる。内部バスに対しては以下の接続関係を有する。ＤＢＲ→ＭＢあるいはＳＢから入力、　ＤＢあるいはＳ
Ｂへ出力ＯＤＩＬ（データ入力ラッチ）８ビツトのラッチである。外部データは、このラッチに
入力される。ＤＩＬ１５は、制御部」に対しては命令コードを供給し
、演算部２には、内部バス（ＤＢ、ＭＢ。ＳＢ）に対しデータを供給する。ＣＰＵ内部に対しては以下の接続関係を有する。ＤＩＬ　４Ｄ７−ＤＯカら入力、　　ＤＢ、ＭＢ、ＳＢ
あるイハ制御部へ出力 ○　ＤＯＬ（データ出力ラッチ）８ビツトのラッチである。外部に出力されるデータは、
このラッチに入力される。ＣＰＵ内部に対しては以下の接続関係を有する。ＤｒＬ→ＤＢあるいはＭＢから入力、　Ｄ７〜ＤＯへ出
力以下に、本ＣＰＵの制御部ｌの各機能部について説明
を行なう。 ○　インストラクション・ブレ・デコーダ基本的に次の
３つの機能部を有する。１、ＰＬＡでのデコードではタイミング的に間に合わな
い場合、プレデコーダで予めデコードして制御信号を発
生する。［１サイクル命令の検出、外部制御信号の発生制御、Ｔ
ＣＵ７の制御等］２、ＰＬＡコードの最小化のためデコードを補助する。［短縮命令の検出、命令で扱うデータサイズの検出等］３、不当命令、ソフトウェアインターラブド命令の検出
。 ○　クロック発生器ＣＰＵ内部用のクロックの発生。あるいは、外部システ
ム用システム・クロックを発生する。ＷＡＩＴ−−−プロセッサ停止入力ＬＳＰ　　−−−バスサイクル変更用人力ＣＬＫ　　−
−−ＣＰυクロック入力Ｓｌ、５２−−−システム・クロック出力０　システム
制御ＣＰＵの動作状態を知らせるための複数の信号を発生す
る。ＢＳＶＴ−−−プロセッサ動作状態出力（ベクタアドレ
ス出力中を示す）ＢＳＤＡ−ｍ−プロセッサ動作状態出力（データアクセ
スを示す）ＢＳＰＡ−−−プロセッサ動作状態出力（プログラムア
クセスを示す）ＢＳＯＦ−−−プログラム動作状態出力（命令フェッチ
を示す）ＢＳＭＬ−−−プロセッサ動作状態出力（メモリロック
状態を示す）ＲＷＢ、ＲＢ、ＷＢ−−−リードライト状態出力ＢＥ−
−−バスイネーブル入力 ○　インタラブド制御ＣＰＵの割り込みを制御する。ＲＥＳ　　　−−−リセット割り込み入力ＮＭＩ　　　
−一一ノンマス力プル割り込み入力ＩＲＱ　　　−−一
割り込み入力ｌ５ＥＯ〜３−一一割り込み（ＩＲＱ）選択入力ＷＡＫ
Ｅ　　−−−プロセッサ停止命令の解除入力ＯＴＣＵ（タイミング制御ユニット）命令実行の動作シーケンスを制御する。ＯＥＣＩ（イクスキュージョン制御インタフェース）ＰＬＡの命令デコード結果を受は演算部２にタイミング
を整えた制御信号を発生する機能を有す。ＯオペコードＩＲ（バッファ）。プリバイトＩＲ（インストラクション・レジスタ）命令を格納するインストラクションレジスタ。Ｏプリバイト　ＡＮＤプレーン、オペコードＡＮＤプレ
ーン、ＯＲプレーンＡＮＤ−ＯＲで構成された命令デコード用ＰＬＡ。以上概説したようなＣＰＵにおいて、実行アドレスを計
算する構成部分のみを第３図より抜き出し第１図に示す
。尚、第ト図に示す＃Ｉ構成部分内、第３図に構成部分
に相当するものについては同じ符号を付している。本実施例のＣＰＵは各メモリの実行アドレス計算をデー
タの演算実行用のＡＬＵを用いて、かつ増減器を用いて
行うが、実行アドレスを計算する際、実行アドレスを構
成する例えば２４ビツトのすべてを計算する必要はなく
、本ＣＰυでは、実行アドレスを生成する加算数と被加
算数とのデータを８ビツトずつ３分割し、ＡＬＵにてそ
れぞれの下位側よりアドレスを計算し下位側からの桁上
がりが発生した場合にはそのキャリーを上位側の増減器
に送出し加減算を行い実行アドレスを生成する。第１図において、レジスタ群５０は、第３図に示すＦＰ
Ｒ，ＲＯ１Ｗ２Ｌ、等の汎用レジスタであり、このレジ
スタ群５０の出力側は、Ａ増減器５１、Ｂ増減器５２、
Ｃ増減器５３に接続されるとともに、ＡＬｔＪ１９に接
続される。Ａ増減器５１の出力側は、ＡＬＵｌ　９より供給される
信号とＡ増減器５１より供給される信号とのいずれかを
選択するキャリー選択六回路２５を介してＢ増減器５２
に接続される。Ｂ増減器５２の出力側は、Ｂ増減器５２
より供給される信号あるいはＡＬＵｌ９より供給される
信号のいずれかを選択するキャリー選択８回路２６を介
してＣ増減器５３に接続される。尚、Ａ増減器５１は、第３図に示すＩＮＣ／ＤＥＣ：Ｌ
に相当し、Ｂ増減器５２はＩＮＣ／ＤＥＣ：Ｈに相当し
、Ｃ増減器５３はＩＮＣ／ＤＥＣ：Ｂに相当する。又、
キャリー選択Ａ回路２５は第３図に示すＣ３Ｈにであり
、キャリー選択８回路２６はＣ３Ｂである。このように構成される本実施例のＣＰＵにおける動作を
以下に説明する。本ＣＰＵの概略にて説明したように、本ＣＰＵが有する
３つのアドレッシングのアドレスの発生方法を第２図ａ
ないし第２図Ｃに示す。レジスタ・インダイレクト・８ビツトまたは１６ビツト
デイスプレースメントでは、レジスタ群５０内の複数の
レジスタより読み出したＤＢＲデータとＷ２あるいはＷ
３レジスタのデータとに、オペランドデータとして８ビ
ツトあるいは１６ビツトのディスプレースメントを符号
拡張しｔ；アドレスが実行アドレスとなる。ロングダイレクト・１６ビツトレジスタデイスプレース
メントでは、オペランドデータとしてプログラムから読
んだ２４ビツトのデータに、レジスタＷ２あるいはＷ３
のディスプレースメントデータを符号拡張して加えたア
ドレスが実行アドレスとなる。まず、レジスタ・インダイレクト・８ビツトデイスプレ
ースメントでは、８ビツトのディスプレースメントとレ
ジスタＷ２のデータの下位８ビ・ノドをＡＬＵｌ９で計
算し、その結果におけるキャリー信号がキャリー選択六
回路２５に送出され、キャリー選択六回路２５は、ＡＬ
Ｕｌ９からのキャリー信号をＢ増減器５２へ送出する。一方、Ｂ増減器５２及びＣ増減器５３には、それぞれレ
ジスタＷ２の上位データ、ＤＢＨのデータが転送され、
Ａ％Ｂ、Ｃの各増減器５１，５２．５３は、符号拡張の
値より定数０の増加か定数０の減少かを選択して動作を
実行する。このとき、キャリー選択８回路２６は、Ｂ増
減器５２からのキャリー信号を選択する。そして、Ｂ増
減器５２、Ｃ増減器５３の増減結果とＡＬＵｌ　９の結
果が、計算された実行アドレスとなる。さらに、１６ビ
ツトデータの場合には、もう１バイトアクセスする必要
があるので、上記の計算されたアドレスを増減器で定数
１の増加をさせて望むアドレスを得る。次に、レジスタ・インダイレクト１６ビツトデイスプレ
ースメントでは、１６ビツトデイスプレースメントの下
位８ビツトとレジスタＷ２の下位８ビツトをＡＬＵｌ　
９にて計算し、その結果をＡ増減器５１に送出し、さら
にそのキャリー信号を使用して１６ビツトのディスプレ
ースメントの上位８ビツトとレジスタＷ２の上位８ビツ
トをＡＬＵｌ９にて計算する。その結果のキャリー信号
がキャリー選択８回路２６に供給され、キャリー選択８
回路２６はＡＬＵｌ９からのキャリー信号をＣ増減器５
３に送出する。一方、Ｃ増減器５３には、ＤＢＨのデー
タが転送され、増減器全体は符号拡張の値により定数０
０増加か定数Ｏの減少かを選択して動作を実行する。こ
のとき、キャリー選択Ａ回路２５は、Ａ増減器５１から
のキャリー信号を選択する。そしてＣ増減器５３の増減
結果、ＡＬＵｌ９の結果、Ａ増減器５１の増減結果が計
算された実行アドレスとなる。次に、ロングダイレクト・１６ビツトレジスタ・ディス
プレースメントの場合は、オペランドとレジスタの関係
がレジスタ・インダイレクト・１６ビツト・ディスプレ
ースメントと入れ代わるだけであり、動作は同じである
。このようにＡＬＵｌ　９とＡｌＢ、Ｃの各増減器５１．
５２．５３にてアドレスを計算することで、ＡＬＵ単体
で計算する場合に比べて演算の並列性を失わず、演算処
理サイクルを短くすることができる。又、ＡＬＵ及び増減器で計算することにより、データ演
算用のＡＬＵの他にアドレス計算専用のフルアダーを有
する場合に比べてハードウェアを小さくすることができ
る。

【発明の効果】

以上詳述したように本発明によれば、演算処理を行うＡ
ＬＵにて演算処理の結果発生するキャリー信号を増加器
にて被加算数に加算することでアドレスデータを得るよ
うにしたことより、演算の並列性を失わず、処理サイク
ルを短くすることができ、又、アドレスデータ計算専用
のＡＬＵが不要であるからＣＰＵのハードウェアを小さ
くすることができる。

【図面の簡単な説明】

第１図は本発明のＣＰＬＩの構成部分の内、アドレス計
算にかかる構成部分を示したブロック図、第２図ａない
し第２図Ｃは本発明のＣＰＵが有するアドレッシングの
アドレスの発生方法を示す図、第３図は本発明のＣＰＵ
の全体構成を示すブロック図、第４ｒＸｉは本発明のＣ
ＰＵのプログラミングモデル、第５図ａないし第５図Ｃ
は本発明のＣＰＵの命令形式について示した図である。１９・・・ＡＬＵ、２５・・・キャリー選択Ａ回路、２
６・・・キャリー選択８回路、５１・・・Ａ増減器、５
２・・・Ｂ増減器、５３・・・Ｃ増減器。第１図

Claims

【特許請求の範囲】

（１）アドレスのビット数を複数に分割したビット数を
処理し、供給される複数の定数のいずれか一つを被増加
数に加算しアドレスデータを作成する複数の増加器と、少なくとも一つのレジスタと、上記レジスタが送出する、アドレスのビット数より少な
いビット数からなるデータに基づき演算を行う一つのＡ
ＬＵと、上記ＡＬＵの演算結果で桁上げ信号が発生した場合には
この桁上げ信号を上記増加器に送出するキャリー信号選
択手段と、を備えたことを特徴とする中央演算処理装置
。