JPH03255524A - 加算回路 - Google Patents
加算回路Info
- Publication number
- JPH03255524A JPH03255524A JP2054064A JP5406490A JPH03255524A JP H03255524 A JPH03255524 A JP H03255524A JP 2054064 A JP2054064 A JP 2054064A JP 5406490 A JP5406490 A JP 5406490A JP H03255524 A JPH03255524 A JP H03255524A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- output
- addition
- data
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007792 addition Methods 0.000 description 28
- 230000000694 effects Effects 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は加算回路に関し、特に高速化された情報処理装
置の加算回路に関する。
置の加算回路に関する。
従来、この種の加算回路は、倍精度の加算を行なう場合
、一部の大型計算機等においては単精度の加算回路を用
い、第１マシンサイクルで下位のデータ間の加算をし、
第２マシンサイクルテ下位データの桁上りと上位データ
間との加算をすることにより、２マシンサイクルかけて
実行していた。
、一部の大型計算機等においては単精度の加算回路を用
い、第１マシンサイクルで下位のデータ間の加算をし、
第２マシンサイクルテ下位データの桁上りと上位データ
間との加算をすることにより、２マシンサイクルかけて
実行していた。
また超大型計算機等では、倍精度加算回路を設けている
が、下位から上位への桁上りには時間がかかるため、第
２図のように上位の加算は下位からの桁上りがある場合
と、ない場合の２種の加算を行い、下位の桁上りによっ
て一方の加算結果を選択することによってｌマシンサイ
クルで倍精度の加算を行っていた。
が、下位から上位への桁上りには時間がかかるため、第
２図のように上位の加算は下位からの桁上りがある場合
と、ない場合の２種の加算を行い、下位の桁上りによっ
て一方の加算結果を選択することによってｌマシンサイ
クルで倍精度の加算を行っていた。
即ち、オペランド上位レジスタ２１・２２に格納された
２個のオペランドの上位データは上位加算器２５・２６
でそれぞれ加算を行いその結果が下位データからの桁上
りのない場合と桁上りのある場合とが出力され、セレク
タ２８に入力される。
２個のオペランドの上位データは上位加算器２５・２６
でそれぞれ加算を行いその結果が下位データからの桁上
りのない場合と桁上りのある場合とが出力され、セレク
タ２８に入力される。
また、オペランド下位レジスタ２３・２４に格納された
２個のオペランドの下位データは、下位加算器２７で加
算され、その結果はリザルト下位レジスタ３０に格納さ
れる。これと同時に、桁上りデータのあるときはその結
果をセレクタ２８に送り、上位加算器２６のデータをリ
ザルト上位レジスタ２９に出力し、桁上りデータがない
ときは上位加算器２５のデータがリザルト上位レジスタ
２９に出力される。
２個のオペランドの下位データは、下位加算器２７で加
算され、その結果はリザルト下位レジスタ３０に格納さ
れる。これと同時に、桁上りデータのあるときはその結
果をセレクタ２８に送り、上位加算器２６のデータをリ
ザルト上位レジスタ２９に出力し、桁上りデータがない
ときは上位加算器２５のデータがリザルト上位レジスタ
２９に出力される。
上述した従来の単精度の加算回路を用いて倍精度の加算
を行う方法では、２マシンサイクルカかって倍精度の加
算を行うため、処理が遅いという欠点がある。また、第
２図のような倍精度加算回路の場合、単精度の加算回路
が３組必要となり、そのため金物量が増大する欠点を有
し、１つのＬＳＩ内部に納まらないという不具合を派生
する場合すらある。さらに加算回路が２つのＬＳＩ間に
またがる場合桁上げ信号がＬＳＩ間を伝搬するが、ＬＳ
Ｉ間の信号の伝搬には非常に時間がかかるため、結果と
して情報処理装置のマシンサイクルを延ばさねばならず
、データ処理が遅くなるという欠点も生じる。
を行う方法では、２マシンサイクルカかって倍精度の加
算を行うため、処理が遅いという欠点がある。また、第
２図のような倍精度加算回路の場合、単精度の加算回路
が３組必要となり、そのため金物量が増大する欠点を有
し、１つのＬＳＩ内部に納まらないという不具合を派生
する場合すらある。さらに加算回路が２つのＬＳＩ間に
またがる場合桁上げ信号がＬＳＩ間を伝搬するが、ＬＳ
Ｉ間の信号の伝搬には非常に時間がかかるため、結果と
して情報処理装置のマシンサイクルを延ばさねばならず
、データ処理が遅くなるという欠点も生じる。
本発明の加算回路は、２つのオペランドレジスタと、同
一桁数の上位と下位とに分割された該オペランドレジス
タから出力される２組のデータに対して該上位データ間
の加算を行う第１の加算手段と、前記下位データ間の加
算を行う第２の加算手段と、前記第１の加算手段に入力
するキャリーを保持するキャリー保持手段と、該キャリ
ー保持手段の出力を反転するキャリー反転手段と、前記
キャリー保持手段の出力と前記第２の加算手段の桁上り
とを比較するキャリー比較手段と、外部から設定される
情報に対応して前記キャリー保持手段の初期値を生成す
る初期値生成手段と、前記キャリー比較手段の出力に応
答して該初期値生成手段の出力および前記キャリー反転
手段の出力のうちいずれか一方を選択し前記キャリー保
持手段に入力するキャリー選択手段と、前記キャリー比
較手段の出力に応答し前記オペランドレジスタへホール
ド指示を送ると共に、前記第１の加算回路の有効性を出
力する出力手段とを備えて構成される。
一桁数の上位と下位とに分割された該オペランドレジス
タから出力される２組のデータに対して該上位データ間
の加算を行う第１の加算手段と、前記下位データ間の加
算を行う第２の加算手段と、前記第１の加算手段に入力
するキャリーを保持するキャリー保持手段と、該キャリ
ー保持手段の出力を反転するキャリー反転手段と、前記
キャリー保持手段の出力と前記第２の加算手段の桁上り
とを比較するキャリー比較手段と、外部から設定される
情報に対応して前記キャリー保持手段の初期値を生成す
る初期値生成手段と、前記キャリー比較手段の出力に応
答して該初期値生成手段の出力および前記キャリー反転
手段の出力のうちいずれか一方を選択し前記キャリー保
持手段に入力するキャリー選択手段と、前記キャリー比
較手段の出力に応答し前記オペランドレジスタへホール
ド指示を送ると共に、前記第１の加算回路の有効性を出
力する出力手段とを備えて構成される。
秋に、本発明について図面を参照して説明する。
第１図は本発明を情報処理装置の一部として適用した一
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
オペランド上位しジスタト２は、加算命令の２個のオペ
ランドの上位半分のデータを保持し、オペランド下位レ
ジスタ３・４は２個のオペランドの下位半分のデータを
保持する。上位加算器５は上位レジスタト２から出力さ
れるデータの加算を行う。下位加算器６は下位レジスタ
３・４から出力されるデータの加算を行う。フラグ７は
上位加算器５に入力するキャリーを保持しており、コン
パレータ８はフラグ７の内容と下位加算器６の加算結果
のキャリーとを比較し、異なっていれば１を出力する。
ランドの上位半分のデータを保持し、オペランド下位レ
ジスタ３・４は２個のオペランドの下位半分のデータを
保持する。上位加算器５は上位レジスタト２から出力さ
れるデータの加算を行う。下位加算器６は下位レジスタ
３・４から出力されるデータの加算を行う。フラグ７は
上位加算器５に入力するキャリーを保持しており、コン
パレータ８はフラグ７の内容と下位加算器６の加算結果
のキャリーとを比較し、異なっていれば１を出力する。
初期値生成論理９は、演算に応じ加算器６のキャリーを
予測するもので、−例として加算の時は０、減算の時は
１を出力する。セレクタ１０は、上位レジスタト２、下
位レジスタ３・４のセット時には初期値生成論理９の出
力を選択し、加算の結果としてコンパレータ８の出力１
になればフラグ７の反転した値であるキャリー反転回路
１３の出力を選択する。リザルト上位レジスタ１１とリ
ザルト下位レジスタ１２とは、それぞれ上位加算器５．
下位加算器６の結果を格納する。ホールド論理回路１４
は、コンパレータ８の出力に応じて上位レジスタト２、
下位レジスタ３・４のホールド信号を出力し、同時に上
位レジスタ１１の有効性を外部に表示する。
予測するもので、−例として加算の時は０、減算の時は
１を出力する。セレクタ１０は、上位レジスタト２、下
位レジスタ３・４のセット時には初期値生成論理９の出
力を選択し、加算の結果としてコンパレータ８の出力１
になればフラグ７の反転した値であるキャリー反転回路
１３の出力を選択する。リザルト上位レジスタ１１とリ
ザルト下位レジスタ１２とは、それぞれ上位加算器５．
下位加算器６の結果を格納する。ホールド論理回路１４
は、コンパレータ８の出力に応じて上位レジスタト２、
下位レジスタ３・４のホールド信号を出力し、同時に上
位レジスタ１１の有効性を外部に表示する。
次に動作について説明する。
まず加算したいオペランド１と２のデータが上位レジス
タ１および２．下位レジスタ３および４にセットされる
。上位レジスタ１および３にはオペラントド２の上位半
分のデータ、下位レジスタ３・４にはオペラントド２の
下位半分のデータがセットされる。またこの時初期値生
成論理９では、演算に応じた値すなわち加算の時Ｏが３
減算の時ｌがそれぞれ生成される。上位レジスタト２、
下位レジスタ３・４のセット時には、セレクタｌＯは初
期値生成論理９で生成された予測キャリーを選択し、そ
の値はフラグ７にセットされる。
タ１および２．下位レジスタ３および４にセットされる
。上位レジスタ１および３にはオペラントド２の上位半
分のデータ、下位レジスタ３・４にはオペラントド２の
下位半分のデータがセットされる。またこの時初期値生
成論理９では、演算に応じた値すなわち加算の時Ｏが３
減算の時ｌがそれぞれ生成される。上位レジスタト２、
下位レジスタ３・４のセット時には、セレクタｌＯは初
期値生成論理９で生成された予測キャリーを選択し、そ
の値はフラグ７にセットされる。
次のマシンサイクルで、加算が実行される。上位加算器
５は上位レジスタ１および２の出力を加算し、フラグ７
の値を加えた値を出力する。また下位加算器６は下位し
、ジスタ２および４の出力を加算した値を出力し、その
桁上りも出力する。この下位加算器６による桁上りがフ
ラグ７の値と−致し、コンパレータ８の出力が０ならば
上位レジスタ１１に上位加算器５の出力を、下位レジス
タ１２に下位加算器６の出力を格納して加算は終了する
。
５は上位レジスタ１および２の出力を加算し、フラグ７
の値を加えた値を出力する。また下位加算器６は下位し
、ジスタ２および４の出力を加算した値を出力し、その
桁上りも出力する。この下位加算器６による桁上りがフ
ラグ７の値と−致し、コンパレータ８の出力が０ならば
上位レジスタ１１に上位加算器５の出力を、下位レジス
タ１２に下位加算器６の出力を格納して加算は終了する
。
もし下位加算器６の桁上りとフラグ７の値が致せず、コ
ンパレータ８の出力が１ならば、上位加算器５の出力は
誤っているためもう一度演算しなおす必要がある。その
ためフラグ７の値を正しい値すなわち反転したい値にす
るため、コンパレータ８の出力によってセレクタ１０に
おいてフラグ７の反転した値すなわちキャリー反転回路
１３の出力を選択し、フラグ７にセットする。同時にホ
ールド論理回路１４は上位レジスタト２、下位レジスタ
３・４をホールドし、外部に対して上位レジスタ１１が
無効であることを示す。次のマシンサイクルではフラグ
７の値は下位加算器６の桁上りと同じ値となっているの
で再び加算を実行し、上位加算器５の出力を上位レジス
タ１１に、下位加算器６の出力を下位レジスタ１２に格
納し加算は終了する。
ンパレータ８の出力が１ならば、上位加算器５の出力は
誤っているためもう一度演算しなおす必要がある。その
ためフラグ７の値を正しい値すなわち反転したい値にす
るため、コンパレータ８の出力によってセレクタ１０に
おいてフラグ７の反転した値すなわちキャリー反転回路
１３の出力を選択し、フラグ７にセットする。同時にホ
ールド論理回路１４は上位レジスタト２、下位レジスタ
３・４をホールドし、外部に対して上位レジスタ１１が
無効であることを示す。次のマシンサイクルではフラグ
７の値は下位加算器６の桁上りと同じ値となっているの
で再び加算を実行し、上位加算器５の出力を上位レジス
タ１１に、下位加算器６の出力を下位レジスタ１２に格
納し加算は終了する。
この例においては、初期値生成論理９では加算の時０、
減算の時ｌを生成することになっているため、ｌクロッ
クサイクルで終了する確率はあまり高くないが、それで
も平均して１．５クロツクサイクルで終了する。その他
オペランドの下位の頭数ビットを見てキャリーを生成す
れば、１クロツクサイクルで終了する確率も高くなり、
より高速化がはかられる。
減算の時ｌを生成することになっているため、ｌクロッ
クサイクルで終了する確率はあまり高くないが、それで
も平均して１．５クロツクサイクルで終了する。その他
オペランドの下位の頭数ビットを見てキャリーを生成す
れば、１クロツクサイクルで終了する確率も高くなり、
より高速化がはかられる。
以上説明したように本発明は、情報処理装置中の加算回
路において、上位のデータを加算する場合、下位からの
桁上げを予測することによって、大半のケースで加算を
１クロツクサイクルで実行できるという効果がある。ま
た本発明の加算回路は従来の技術による加算回路に比べ
て金物量を減らすことのできるという効果も有する。金
物量削減の副次的な効果として、加算回路全体を１つの
ＬＳＩ内部に納めることがより容易となり、ＬＳＩ間の
信号の伝搬が不要となるためマシンサイクルの増加を防
ぎ、データ処理の性能向上に寄与するという効果を持つ
。
路において、上位のデータを加算する場合、下位からの
桁上げを予測することによって、大半のケースで加算を
１クロツクサイクルで実行できるという効果がある。ま
た本発明の加算回路は従来の技術による加算回路に比べ
て金物量を減らすことのできるという効果も有する。金
物量削減の副次的な効果として、加算回路全体を１つの
ＬＳＩ内部に納めることがより容易となり、ＬＳＩ間の
信号の伝搬が不要となるためマシンサイクルの増加を防
ぎ、データ処理の性能向上に寄与するという効果を持つ
。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来技術による加算回路の構成の一例を示すブロ
ック図である。 １・２・・・・・・オペランド上位レジスタ、３・４・
・・・・・オペランド下位レジスタ、５・・・・・・上
位加算器、６・・・・・・下位加算器、７・・・・・・
フラグ、８・・・・・・コンパレータ、９・・・・・・
初期値生成論理、１０・・・・・・セレクタ、１１・・
・・・・リザルト上位レジスタ、１２・、。 ・・・リザルト下位レジスタ、１３・・・・・・キャリ
ー反転回路、１４・・・・・・ホールド論理回路。
２図は従来技術による加算回路の構成の一例を示すブロ
ック図である。 １・２・・・・・・オペランド上位レジスタ、３・４・
・・・・・オペランド下位レジスタ、５・・・・・・上
位加算器、６・・・・・・下位加算器、７・・・・・・
フラグ、８・・・・・・コンパレータ、９・・・・・・
初期値生成論理、１０・・・・・・セレクタ、１１・・
・・・・リザルト上位レジスタ、１２・、。 ・・・リザルト下位レジスタ、１３・・・・・・キャリ
ー反転回路、１４・・・・・・ホールド論理回路。
Claims (1)
- ２つのオペランドレジスタと、同一桁数の上位と下位と
に分割された該オペランドレジスタから出力される２組
のデータに対して該上位データ間の加算を行う第１の加
算手段と、前記下位データ間の加算を行う第２の加算手
段と、前記第１の加算手段に入力するキャリーを保持す
るキャリー保持手段と、該キャリー保持手段の出力を反
転するキャリー反転手段と、前記キャリー保持手段の出
力と前記第２の加算手段の桁上りとを比較するキャリー
比較手段と、外部から設定される情報に対応して前記キ
ャリー保持手段の初期値を生成する初期値生成手段と、
前記キャリー比較手段の出力に応答して該初期値生成手
段の出力および前記キャリー反転手段の出力のうちいず
れか一方を選択し前記キャリー保持手段に入力するキャ
リー選択手段と、前記キャリー比較手段の出力に応答し
前記オペランドレジスタへホールド指示を送ると共に、
前記第１の加算回路の有効性を出力する出力手段とを備
えて成ることを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054064A JPH03255524A (ja) | 1990-03-05 | 1990-03-05 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054064A JPH03255524A (ja) | 1990-03-05 | 1990-03-05 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255524A true JPH03255524A (ja) | 1991-11-14 |
Family
ID=12960189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054064A Pending JPH03255524A (ja) | 1990-03-05 | 1990-03-05 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255524A (ja) |
-
1990
- 1990-03-05 JP JP2054064A patent/JPH03255524A/ja active Pending
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