JPH08278883A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH08278883A JPH08278883A JP7320569A JP32056995A JPH08278883A JP H08278883 A JPH08278883 A JP H08278883A JP 7320569 A JP7320569 A JP 7320569A JP 32056995 A JP32056995 A JP 32056995A JP H08278883 A JPH08278883 A JP H08278883A
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- internal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 自己構成スピードパスを用いることにより、
従来の倍数クロックのマイクロプロセッサに関連した、
スピードパスによって上限周波数が制限されるという欠
点を克服する。 【解決手段】 マイクロプロセッサ１は、内部クロック
周波数として倍数クロック周波数の１つを選択するため
のオプションを有する。内部クロック周波数を選択する
ために用いられるクロック選択信号に基づいて、マイク
ロプロセッサ１は内部機能回路１１、１３、１５のスピ
ードパスを再構成する。こうして、特定の内部周波数が
選択されるにもかかわらず、機能回路１１、１３、１５
の機能を実行するために、内部クロックサイクルの最小
の数が用いられる。
従来の倍数クロックのマイクロプロセッサに関連した、
スピードパスによって上限周波数が制限されるという欠
点を克服する。 【解決手段】 マイクロプロセッサ１は、内部クロック
周波数として倍数クロック周波数の１つを選択するため
のオプションを有する。内部クロック周波数を選択する
ために用いられるクロック選択信号に基づいて、マイク
ロプロセッサ１は内部機能回路１１、１３、１５のスピ
ードパスを再構成する。こうして、特定の内部周波数が
選択されるにもかかわらず、機能回路１１、１３、１５
の機能を実行するために、内部クロックサイクルの最小
の数が用いられる。
Description
【０００１】
【発明の分野】この発明は、倍数クロック周波数オプシ
ョンを有するマイクロプロセッサにおいて使用するため
の自己構成スピードパスに関する。より特定的にはこの
発明は、倍数クロックマイクロプロセッサにおいてクロ
ック選択信号に応答し、スピードパスの通常の動作能力
よりも高い周波数を有するクロック信号で使用するため
のスピードパスを構成する、再構成可能なスピードパス
に関する。
ョンを有するマイクロプロセッサにおいて使用するため
の自己構成スピードパスに関する。より特定的にはこの
発明は、倍数クロックマイクロプロセッサにおいてクロ
ック選択信号に応答し、スピードパスの通常の動作能力
よりも高い周波数を有するクロック信号で使用するため
のスピードパスを構成する、再構成可能なスピードパス
に関する。
【０００２】倍数クロックオプションを有するマイクロ
プロセッサにおいては、マイクロプロセッサ内で、外部
クロックの倍数で複数のクロック周波数を出力する回路
へ、たとえば、２５ＭＨｚの第１の周波数の外部クロッ
クが与えられる。こうして、このようなマイクロプロセ
ッサへ与えられるクロックは、外部から与えられたクロ
ック周波数の複数の倍数のうちの１つで内部クロックを
出力する回路を有する。たとえば２５ＭＨｚのクロック
であれば、ユーザは２５ＭＨｚ、５０ＭＨｚまたは７５
ＭＨｚの内部クロックを選択できるだろう。内部クロッ
クは、マイクロプロセッサの個々の機能回路により用い
られる。システム全体の性能を最良にするクロック倍数
を選択することが一般に望ましい。
プロセッサにおいては、マイクロプロセッサ内で、外部
クロックの倍数で複数のクロック周波数を出力する回路
へ、たとえば、２５ＭＨｚの第１の周波数の外部クロッ
クが与えられる。こうして、このようなマイクロプロセ
ッサへ与えられるクロックは、外部から与えられたクロ
ック周波数の複数の倍数のうちの１つで内部クロックを
出力する回路を有する。たとえば２５ＭＨｚのクロック
であれば、ユーザは２５ＭＨｚ、５０ＭＨｚまたは７５
ＭＨｚの内部クロックを選択できるだろう。内部クロッ
クは、マイクロプロセッサの個々の機能回路により用い
られる。システム全体の性能を最良にするクロック倍数
を選択することが一般に望ましい。
【０００３】そのような従来の装置と関連して問題が生
じるのは、クロック周波数が高い倍数のうちの１つで選
択されるときである。なぜなら特定の機能回路が、その
機能を行なうのに１をこえるクロックサイクルを要求す
ることがあるからである。この結果スピードパスをもた
らす。ここで用いられるスピードパスとは、プロセッサ
内の他のパスよりも解決に時間がかかるパスである。そ
のようなスピードパスは、プロセッサの内部クロック周
波数に上限を課す。この問題を克服するために速いスピ
ードパスを設計するのにかなりの努力がされてきた。な
ぜなら最悪のスピードパスのタイミングが、結局、マイ
クロプロセッサの最高動作周波数を制限するからであ
る。
じるのは、クロック周波数が高い倍数のうちの１つで選
択されるときである。なぜなら特定の機能回路が、その
機能を行なうのに１をこえるクロックサイクルを要求す
ることがあるからである。この結果スピードパスをもた
らす。ここで用いられるスピードパスとは、プロセッサ
内の他のパスよりも解決に時間がかかるパスである。そ
のようなスピードパスは、プロセッサの内部クロック周
波数に上限を課す。この問題を克服するために速いスピ
ードパスを設計するのにかなりの努力がされてきた。な
ぜなら最悪のスピードパスのタイミングが、結局、マイ
クロプロセッサの最高動作周波数を制限するからであ
る。
【０００４】
【発明の概要】したがって、この発明の目的は、自己構
成スピードパスを用いることにより、従来の倍数クロッ
クマイクロプロセッサに関連した上述の欠点を克服する
ことである。
成スピードパスを用いることにより、従来の倍数クロッ
クマイクロプロセッサに関連した上述の欠点を克服する
ことである。
【０００５】この発明の別の目的は、倍数クロックオプ
ションのあるマイクロプロセッサにおいてクロック構成
を用いてスピードパスを再構成し、倍数クロックオプシ
ョンを有する従来のマイクロプロセッサで経験した動作
周波数におけるスピードパスの限度を避けることであ
る。
ションのあるマイクロプロセッサにおいてクロック構成
を用いてスピードパスを再構成し、倍数クロックオプシ
ョンを有する従来のマイクロプロセッサで経験した動作
周波数におけるスピードパスの限度を避けることであ
る。
【０００６】これらおよび他の目的を達成するために、
外部クロックを受取るためのクロック入力と、クロック
選択信号に応答して外部クロックの周波数の選択された
倍数で内部クロックを与える倍数クロック回路と、可能
な内部クロック倍数のいずれかに対応する期間よりも長
い期間をかけて機能を行なう内部回路とを有するマイク
ロプロセッサが提供される。内部回路は、クロック選択
信号に応答して選択された倍数に対応する複数の状態を
経るように動作する。
外部クロックを受取るためのクロック入力と、クロック
選択信号に応答して外部クロックの周波数の選択された
倍数で内部クロックを与える倍数クロック回路と、可能
な内部クロック倍数のいずれかに対応する期間よりも長
い期間をかけて機能を行なう内部回路とを有するマイク
ロプロセッサが提供される。内部回路は、クロック選択
信号に応答して選択された倍数に対応する複数の状態を
経るように動作する。
【０００７】この発明の別の実施例に従えば、外部クロ
ックおよびクロック選択信号を受取るように接続され、
クロック選択信号に従って複数のクロック周波数の１つ
で内部クロックを作り出す内部信号生成回路と、クロッ
ク選択信号の第１の値に従って第１の数のラッチステー
ジで、クロック選択信号の第２の値に従って第２の数の
ラッチステージで機能を行なう状態機械として構成され
る内部回路とを含むマイクロプロセッサが提供される。
ックおよびクロック選択信号を受取るように接続され、
クロック選択信号に従って複数のクロック周波数の１つ
で内部クロックを作り出す内部信号生成回路と、クロッ
ク選択信号の第１の値に従って第１の数のラッチステー
ジで、クロック選択信号の第２の値に従って第２の数の
ラッチステージで機能を行なう状態機械として構成され
る内部回路とを含むマイクロプロセッサが提供される。
【０００８】別の実施例に従えば、クロック入力と、ク
ロック選択信号に応答して、クロック入力に与えられる
周波数の選択された倍数で内部クロックを与える出力を
有する倍数クロック回路と、選択された倍数の１つが選
択されるとき、内部クロックに対応する第２の期間より
も長い第１の期間で機能を行ないかつ結果を出力する内
部回路と、クロック選択信号と内部回路とに接続され、
クロックサイクルの予め定められた数を計数するように
構成された計数回路とを含み、クロックサイクルの予め
定められた数が計数されると、計数回路が内部回路から
の結果が有効であることを示す信号を出力するマイクロ
プロセッサが提供される。
ロック選択信号に応答して、クロック入力に与えられる
周波数の選択された倍数で内部クロックを与える出力を
有する倍数クロック回路と、選択された倍数の１つが選
択されるとき、内部クロックに対応する第２の期間より
も長い第１の期間で機能を行ないかつ結果を出力する内
部回路と、クロック選択信号と内部回路とに接続され、
クロックサイクルの予め定められた数を計数するように
構成された計数回路とを含み、クロックサイクルの予め
定められた数が計数されると、計数回路が内部回路から
の結果が有効であることを示す信号を出力するマイクロ
プロセッサが提供される。
【０００９】この発明の特徴は、以下に明らかにされた
好ましい実施例の詳細な説明および添付図面から理解さ
れるであろう。
好ましい実施例の詳細な説明および添付図面から理解さ
れるであろう。
【００１０】
【好ましい実施例の詳細な説明】図１は、この発明の実
施例による倍数クロック周波数オプションを有するマイ
クロプロセッサを示す。図１では、外部クロックＣＬＫ
がマイクロプロセッサ１に与えられる。逓倍周波数内部
クロック生成回路３がマイクロプロセッサ１内に設けら
れ、これは外部クロックＣＬＫの周波数の倍数の出力を
与える。図１で示された例では、外部クロックＣＬＫは
２５ＭＨｚのクロック周波数で与えられる。内部クロッ
ク周波数生成回路は、信号線５に沿ってクロック選択信
号とともに外部クロックＣＬＫを受取る。内部クロック
周波数は、マイクロプロセッサ１の所望される用途に従
って選択されるだろう。このように、倍数クロックオプ
ションを有するマイクロプロセッサの究極の用途に従っ
て、内部クロック生成回路３の部分の１つ、３ａ、３ｂ
または３ｃが選択される。内部クロック生成回路は、そ
れぞれ２５ＭＨｚ、５０ＭＨｚまたは７５ＭＨｚを出力
する。クロック選択線５に沿ってクロック選択信号を受
取るマルチプレクサ７により、この選択がなされるだろ
う。
施例による倍数クロック周波数オプションを有するマイ
クロプロセッサを示す。図１では、外部クロックＣＬＫ
がマイクロプロセッサ１に与えられる。逓倍周波数内部
クロック生成回路３がマイクロプロセッサ１内に設けら
れ、これは外部クロックＣＬＫの周波数の倍数の出力を
与える。図１で示された例では、外部クロックＣＬＫは
２５ＭＨｚのクロック周波数で与えられる。内部クロッ
ク周波数生成回路は、信号線５に沿ってクロック選択信
号とともに外部クロックＣＬＫを受取る。内部クロック
周波数は、マイクロプロセッサ１の所望される用途に従
って選択されるだろう。このように、倍数クロックオプ
ションを有するマイクロプロセッサの究極の用途に従っ
て、内部クロック生成回路３の部分の１つ、３ａ、３ｂ
または３ｃが選択される。内部クロック生成回路は、そ
れぞれ２５ＭＨｚ、５０ＭＨｚまたは７５ＭＨｚを出力
する。クロック選択線５に沿ってクロック選択信号を受
取るマルチプレクサ７により、この選択がなされるだろ
う。
【００１１】内部プロセッサクロックは、信号線９への
マルチプレクサの出力である。信号線９上の内部クロッ
クは、次いで個々の機能回路１１、１３および１５に与
えられる。既に述べたように、外部クロック周波数は２
５ＭＨｚであるが、信号線９上のこの内部クロック周波
数は、２５ＭＨｚ、５０ＭＨｚまたは７５ＭＨｚのいず
れでもあり得る。図１は、クロック周波数の３倍までの
倍数を示すが、クロック周波数倍数のいずれの数でも用
いることができることに注目すべきである。上で述べた
ように、機能回路１１、１３および１５が対応できる限
りもっとも高い周波数を選択し、マイクロプロセッサの
性能を向上させることが望ましい。しかしながらこの場
合、クロック周波数が高い倍数の１つであるとき、機能
回路１１、１３、１５のうち１つまたは２つ以上がその
機能を果たすのに１をこえるクロックサイクルを要する
かもしれない。
マルチプレクサの出力である。信号線９上の内部クロッ
クは、次いで個々の機能回路１１、１３および１５に与
えられる。既に述べたように、外部クロック周波数は２
５ＭＨｚであるが、信号線９上のこの内部クロック周波
数は、２５ＭＨｚ、５０ＭＨｚまたは７５ＭＨｚのいず
れでもあり得る。図１は、クロック周波数の３倍までの
倍数を示すが、クロック周波数倍数のいずれの数でも用
いることができることに注目すべきである。上で述べた
ように、機能回路１１、１３および１５が対応できる限
りもっとも高い周波数を選択し、マイクロプロセッサの
性能を向上させることが望ましい。しかしながらこの場
合、クロック周波数が高い倍数の１つであるとき、機能
回路１１、１３、１５のうち１つまたは２つ以上がその
機能を果たすのに１をこえるクロックサイクルを要する
かもしれない。
【００１２】高い内部クロックスピードに対応するため
に、この発明の最初の実施例において、スピードパス回
路はクロック倍数の数が状態の数であるような状態機械
として構成することができる。たとえば、回路１１が５
０ＭＨｚの速度で１クロックサイクルにおいて成し遂げ
られる機能を行なうと仮定しよう。したがって、もしマ
ルチプレクサ７により出力される信号線９上の内部クロ
ックが、２５ＭＨｚの３ａまたは５０ＭＨｚの３ｂのい
ずれかとして選択されるならば、回路１１は正しく動作
するだろう。５０ＭＨｚで動作し、かつ１クロックサイ
クル内で機能を完了する回路１７ａを用いることで、こ
れは成し遂げられる。
に、この発明の最初の実施例において、スピードパス回
路はクロック倍数の数が状態の数であるような状態機械
として構成することができる。たとえば、回路１１が５
０ＭＨｚの速度で１クロックサイクルにおいて成し遂げ
られる機能を行なうと仮定しよう。したがって、もしマ
ルチプレクサ７により出力される信号線９上の内部クロ
ックが、２５ＭＨｚの３ａまたは５０ＭＨｚの３ｂのい
ずれかとして選択されるならば、回路１１は正しく動作
するだろう。５０ＭＨｚで動作し、かつ１クロックサイ
クル内で機能を完了する回路１７ａを用いることで、こ
れは成し遂げられる。
【００１３】一方、もしユーザが、信号線９上の内部ク
ロックとして７５ＭＨｚの３ｃを選択するような信号を
クロック選択線５上に送信すると、ブロック１７ａ内の
５０ＭＨｚ回路は、１クロックサイクル内ではその処理
を完了しないだろう。それゆえ、２つのサイクルを用い
る必要があるだろう。７５ＭＨｚで２つのクロックサイ
クルで同じ機能を行なう回路１７ｂを用いることで、こ
れは成し遂げられる。回路１７ａまたは１７ｂのいずれ
を用いるべきかは、信号線５に供給されるクロック選択
信号に基づいて決定される。こうして、マイクロプロセ
ッサ内の他の回路は高い周波数（たとえば７５ＭＨｚ）
で動作し続け、一方で機能ブロック１１の回路は２つの
クロックパルスをとるように再構成され、実質的に３
７．５ＭＨｚで動作する。
ロックとして７５ＭＨｚの３ｃを選択するような信号を
クロック選択線５上に送信すると、ブロック１７ａ内の
５０ＭＨｚ回路は、１クロックサイクル内ではその処理
を完了しないだろう。それゆえ、２つのサイクルを用い
る必要があるだろう。７５ＭＨｚで２つのクロックサイ
クルで同じ機能を行なう回路１７ｂを用いることで、こ
れは成し遂げられる。回路１７ａまたは１７ｂのいずれ
を用いるべきかは、信号線５に供給されるクロック選択
信号に基づいて決定される。こうして、マイクロプロセ
ッサ内の他の回路は高い周波数（たとえば７５ＭＨｚ）
で動作し続け、一方で機能ブロック１１の回路は２つの
クロックパルスをとるように再構成され、実質的に３
７．５ＭＨｚで動作する。
【００１４】図２から図５は、図１と関連して、複数状
態機械の状況でのこの発明による第２の実施例を示す。
第２の実施例では、機能回路１３は、メモリ１９に対す
るスヌープ機能を行なうキャッシュである。スヌープ機
能とは、キャッシュメモリ１３がメモリ１９を照合し、
キャッシュ内の情報が最新のものかどうかを決定すると
きに用いられる。スヌーピング機能の詳細はこの発明の
一部ではなく、一般に周知である。したがって、スヌー
ピングのさらなる詳細な説明はここでは提供されない。
態機械の状況でのこの発明による第２の実施例を示す。
第２の実施例では、機能回路１３は、メモリ１９に対す
るスヌープ機能を行なうキャッシュである。スヌープ機
能とは、キャッシュメモリ１３がメモリ１９を照合し、
キャッシュ内の情報が最新のものかどうかを決定すると
きに用いられる。スヌーピング機能の詳細はこの発明の
一部ではなく、一般に周知である。したがって、スヌー
ピングのさらなる詳細な説明はここでは提供されない。
【００１５】図２は、状態機械のさまざまな構成を示す
目的のために倍数周波数クロック（すなわち２５ＭＨ
ｚ、５０ＭＨｚおよび７５ＭＨｚ）を示している。図３
は、２５ＭＨｚでの状況を示すが、この場合キャッシュ
１３がメモリ１９をスヌープし、キャッシュの内容に対
して情報を比較または照合し、かつさらにアイドル時間
を有するのに十分な時間がある。したがってこのキャッ
シュは、２５ＭＨｚ、すなわち外部クロックの１倍の単
一状態機械である。
目的のために倍数周波数クロック（すなわち２５ＭＨ
ｚ、５０ＭＨｚおよび７５ＭＨｚ）を示している。図３
は、２５ＭＨｚでの状況を示すが、この場合キャッシュ
１３がメモリ１９をスヌープし、キャッシュの内容に対
して情報を比較または照合し、かつさらにアイドル時間
を有するのに十分な時間がある。したがってこのキャッ
シュは、２５ＭＨｚ、すなわち外部クロックの１倍の単
一状態機械である。
【００１６】図４は、たとえば５０ＭＨｚで存在し得る
第２の状況を示す。この例では、第１のクロックサイク
ルの間に、スヌーピングおよび照合動作が完了し、第２
のクロックサイクルの間は、スヌープ作業はアイドルで
ある。この例において、このキャッシュマシンは、外部
クロックの周波数の２倍に対応する２状態機械として構
成された。
第２の状況を示す。この例では、第１のクロックサイク
ルの間に、スヌーピングおよび照合動作が完了し、第２
のクロックサイクルの間は、スヌープ作業はアイドルで
ある。この例において、このキャッシュマシンは、外部
クロックの周波数の２倍に対応する２状態機械として構
成された。
【００１７】図５は、たとえば、７５ＭＨｚで存在する
第３の状況を示す。この例では、スヌープを完了するの
に１クロックサイクルが要求され、第２のクロックサイ
クルで照合を完了し、その状態機械は第３のクロックサ
イクルの間アイドルである。このように外部クロックの
３倍では、状態機械は３状態を有する。アイドル周期の
間、他の活動が可能であることに注目すべきである。こ
のように、図４および図５において、アイドル周期の
間、状態機械を他の何らかのタスクのために用いること
が可能である。さらに、もし図５において、スヌーピン
グおよび照合が１クロック周期で行なわれるとすれば、
２つのアイドル状態が他の用途のために利用できるだろ
う。
第３の状況を示す。この例では、スヌープを完了するの
に１クロックサイクルが要求され、第２のクロックサイ
クルで照合を完了し、その状態機械は第３のクロックサ
イクルの間アイドルである。このように外部クロックの
３倍では、状態機械は３状態を有する。アイドル周期の
間、他の活動が可能であることに注目すべきである。こ
のように、図４および図５において、アイドル周期の
間、状態機械を他の何らかのタスクのために用いること
が可能である。さらに、もし図５において、スヌーピン
グおよび照合が１クロック周期で行なわれるとすれば、
２つのアイドル状態が他の用途のために利用できるだろ
う。
【００１８】図６および図７は、この発明の第３の実施
例を示す。図６は、入力Ｉ1 およびＩ2 を有する従来の
乗算回路３０ａを示す。乗算回路３０ａは、Ｉ1 および
Ｉ2を受取る乗算器３１と乗算器３１からの出力を受取
る加算器３２とを含む。乗算器３１および加算器３２の
機能は組合されて、乗算回路３０の出力３３を作り出
す。２５ＭＨｚでは、１クロックサイクルで完全な乗算
を完了することが可能で、結果として単一状態機械をも
たらすであろう。しかしながら、５０ＭＨｚでは、１サ
イクルで乗算器３１における乗算および加算器３２にお
ける加算の両方を完了させることはできないだろう。し
たがって、この従来の回路は、内部動作周波数を２５Ｍ
Ｈｚまでに制限するスピードパスになり得る。
例を示す。図６は、入力Ｉ1 およびＩ2 を有する従来の
乗算回路３０ａを示す。乗算回路３０ａは、Ｉ1 および
Ｉ2を受取る乗算器３１と乗算器３１からの出力を受取
る加算器３２とを含む。乗算器３１および加算器３２の
機能は組合されて、乗算回路３０の出力３３を作り出
す。２５ＭＨｚでは、１クロックサイクルで完全な乗算
を完了することが可能で、結果として単一状態機械をも
たらすであろう。しかしながら、５０ＭＨｚでは、１サ
イクルで乗算器３１における乗算および加算器３２にお
ける加算の両方を完了させることはできないだろう。し
たがって、この従来の回路は、内部動作周波数を２５Ｍ
Ｈｚまでに制限するスピードパスになり得る。
【００１９】図７は、この発明の実施例に従った乗算回
路３０ｂを示す。従来の回路は、５０ＭＨｚでの動作を
完了させることはできないだろうが、第１サイクルで乗
算、かつ第２サイクルで加算を実行することが可能であ
るかもしれない。図７で示されるように、乗算器３１か
らの出力は、第１クロック周期の間ラッチ３４に与えら
れる。クロック選択信号５の状態によって加算器３２お
よび３６が次いで用いられ、マルチプレクサ３８は、加
算器３２（２５ＭＨｚ状態で）または加算器３６（５０
ＭＨｚ状態で）からの出力のいずれかを選択する。こう
して、乗算回路３０ｂは、クロック選択信号５に応答し
て正しく自己構成し、内部クロックの周波数によって１
クロックサイクルまたは２クロックサイクルのいずれか
で乗算を実行する。
路３０ｂを示す。従来の回路は、５０ＭＨｚでの動作を
完了させることはできないだろうが、第１サイクルで乗
算、かつ第２サイクルで加算を実行することが可能であ
るかもしれない。図７で示されるように、乗算器３１か
らの出力は、第１クロック周期の間ラッチ３４に与えら
れる。クロック選択信号５の状態によって加算器３２お
よび３６が次いで用いられ、マルチプレクサ３８は、加
算器３２（２５ＭＨｚ状態で）または加算器３６（５０
ＭＨｚ状態で）からの出力のいずれかを選択する。こう
して、乗算回路３０ｂは、クロック選択信号５に応答し
て正しく自己構成し、内部クロックの周波数によって１
クロックサイクルまたは２クロックサイクルのいずれか
で乗算を実行する。
【００２０】図８は、実行保持を用いるこの発明のさら
に別の実施例を示す。図８の実施例において、図１の双
対回路１７ａおよび１７ｂは、正しい周波数のために自
己構成する単一回路に置換えられる。図８では、内部ク
ロックの第１位相φ1 でラッチ４６へラッチされ、次の
クロックの第２位相φ2 でトリガされる出力ラッチ４５
へラッチされる入力を回路は受取る。
に別の実施例を示す。図８の実施例において、図１の双
対回路１７ａおよび１７ｂは、正しい周波数のために自
己構成する単一回路に置換えられる。図８では、内部ク
ロックの第１位相φ1 でラッチ４６へラッチされ、次の
クロックの第２位相φ2 でトリガされる出力ラッチ４５
へラッチされる入力を回路は受取る。
【００２１】図８で示される実施例で、スピードパスが
用いられるとき、クロック構成は計数器４０へロードさ
れ、この計数器は、スピードパスの解決に必要な内部ク
ロックサイクルの数を計数する。これはクロック選択信
号５に応答している。計数器４０が、正しいクロックの
数を計数しスピードパスを解決するまで、信号線４２の
状態はＡＮＤゲート４３の出力が低いままとなるように
なっている。クロック周期の必要な数が満了したことを
計数器が決定すると、線４２上の信号はハイになり、位
相φ2 クロックがラッチ４５に届くようになる。要求さ
れるクロック周期の数は、ラッチ４６からの入力を受取
る機能ブロック４４により行なわれる機能により決定さ
れる。その結果、「ｎ」個のサイクルが完了し、かつ機
能の実行が達成さるまで機能回路４４からの出力はラッ
チされない。
用いられるとき、クロック構成は計数器４０へロードさ
れ、この計数器は、スピードパスの解決に必要な内部ク
ロックサイクルの数を計数する。これはクロック選択信
号５に応答している。計数器４０が、正しいクロックの
数を計数しスピードパスを解決するまで、信号線４２の
状態はＡＮＤゲート４３の出力が低いままとなるように
なっている。クロック周期の必要な数が満了したことを
計数器が決定すると、線４２上の信号はハイになり、位
相φ2 クロックがラッチ４５に届くようになる。要求さ
れるクロック周期の数は、ラッチ４６からの入力を受取
る機能ブロック４４により行なわれる機能により決定さ
れる。その結果、「ｎ」個のサイクルが完了し、かつ機
能の実行が達成さるまで機能回路４４からの出力はラッ
チされない。
【００２２】図９は、この発明のさらに別の実施例を示
す。図９は、図６、図７で示される具体例のより一般的
な応用である。この実施例では、さまざまな内部クロッ
ク周波数のためにさまざまな回路が設けられるような多
重回路が設計される。図９において、入力５１が機能回
路５０全体に対して設けられる。機能回路５０は、３つ
の別個の動作バス５２、５３および５４からなり、各々
は同じ機能動作を実行するように設計されている。回路
５２、５３および５４の各々は特定の内部周波数と関連
していて、スピードパスを作るのに必要な最少数のクロ
ックサイクルを用いて機能を実行するように設計されて
いる。たとえば、回路５２、５３および５４は、それぞ
れ２５ＭＨｚ、５０ＭＨｚおよび７５ＭＨｚの選択され
た倍数で動作するように設計され得る。回路５２、５３
および５４の出力は、マルチプレクサ５７へ与えられ
る。マルチプレクサ５７は、クロック選択信号に基づい
て出力の１つを選択する。こうして、出力は、選択され
た内部周波数に対して最少の数のクロックサイクルで所
望される機能を実行する特定の回路のものが選択され
る。
す。図９は、図６、図７で示される具体例のより一般的
な応用である。この実施例では、さまざまな内部クロッ
ク周波数のためにさまざまな回路が設けられるような多
重回路が設計される。図９において、入力５１が機能回
路５０全体に対して設けられる。機能回路５０は、３つ
の別個の動作バス５２、５３および５４からなり、各々
は同じ機能動作を実行するように設計されている。回路
５２、５３および５４の各々は特定の内部周波数と関連
していて、スピードパスを作るのに必要な最少数のクロ
ックサイクルを用いて機能を実行するように設計されて
いる。たとえば、回路５２、５３および５４は、それぞ
れ２５ＭＨｚ、５０ＭＨｚおよび７５ＭＨｚの選択され
た倍数で動作するように設計され得る。回路５２、５３
および５４の出力は、マルチプレクサ５７へ与えられ
る。マルチプレクサ５７は、クロック選択信号に基づい
て出力の１つを選択する。こうして、出力は、選択され
た内部周波数に対して最少の数のクロックサイクルで所
望される機能を実行する特定の回路のものが選択され
る。
【００２３】複数命令が動作パスのさまざまな機能部分
で操作され得るので、図９の実施例はパイプライン環境
に特に適応している。たとえば、動作パス５２は、それ
ぞれクロックφ1 およびφ2 に従って動作するラッチ５
２１および５２３を含み得る。機能回路５２２は機能Ｆ
ABを実行する。このパスは、２５ＭＨｚの内部周波数で
用いられるので、機能ＦAB全体を実行するのに十分な時
間がある。代わりに、動作パス５３は、ラッチ５３１お
よび５３３ならびに動作回路ＦA およびＦB を含む。動
作パス５３は５０ＭＨｚで動作するので、１サイクルで
機能ＦAB全体を完了させることはできない。したがっ
て、機能は２つのステップＦA およびＦBに分割され、
これらは組合されると全体の機能ＦABとなる。こうして
φ1 の第１クロックサイクルでＦA が処理され、φ1 の
第２クロックサイクルでＦB が処理されるだろう。回路
がパイプラインで動作するとき、機能ＦB が現在の命令
に対して実行されている間に次の命令に対して機能ＦA
を実行することが可能である。言い換えると、機能ＦAB
全体の部分は、同時に複数命令に対して実行されること
が可能である。このように図９の実施例は図８よりも広
いスペースを使用するが、１つ以上の命令が動作パスに
より同時に操作可能であるので、性能を向上させること
ができる。
で操作され得るので、図９の実施例はパイプライン環境
に特に適応している。たとえば、動作パス５２は、それ
ぞれクロックφ1 およびφ2 に従って動作するラッチ５
２１および５２３を含み得る。機能回路５２２は機能Ｆ
ABを実行する。このパスは、２５ＭＨｚの内部周波数で
用いられるので、機能ＦAB全体を実行するのに十分な時
間がある。代わりに、動作パス５３は、ラッチ５３１お
よび５３３ならびに動作回路ＦA およびＦB を含む。動
作パス５３は５０ＭＨｚで動作するので、１サイクルで
機能ＦAB全体を完了させることはできない。したがっ
て、機能は２つのステップＦA およびＦBに分割され、
これらは組合されると全体の機能ＦABとなる。こうして
φ1 の第１クロックサイクルでＦA が処理され、φ1 の
第２クロックサイクルでＦB が処理されるだろう。回路
がパイプラインで動作するとき、機能ＦB が現在の命令
に対して実行されている間に次の命令に対して機能ＦA
を実行することが可能である。言い換えると、機能ＦAB
全体の部分は、同時に複数命令に対して実行されること
が可能である。このように図９の実施例は図８よりも広
いスペースを使用するが、１つ以上の命令が動作パスに
より同時に操作可能であるので、性能を向上させること
ができる。
【００２４】上記の実施例がこの発明の特徴を示すが、
この発明は開示される特定の実施例に限定されない。こ
の発明の特徴に関する多くの変形がこの開示を参照にし
て当業者に明らかになるであろう。したがって、この発
明は前掲の請求項によって限定されるだけである。
この発明は開示される特定の実施例に限定されない。こ
の発明の特徴に関する多くの変形がこの開示を参照にし
て当業者に明らかになるであろう。したがって、この発
明は前掲の請求項によって限定されるだけである。
【図１】この発明の実施例に従ったマイクロプロセッサ
を示す図である。
を示す図である。
【図２】この発明の第２の実施例の動作を示す図であ
る。
る。
【図３】この発明の第２の実施例の動作を示す図であ
る。
る。
【図４】この発明の第２の実施例の動作を示す図であ
る。
る。
【図５】この発明の第２の実施例の動作を示す図であ
る。
る。
【図６】この発明の実施例に従った乗算回路を示す図で
ある。
ある。
【図７】この発明の実施例に従った乗算回路を示す図で
ある。
ある。
【図８】この発明の別の実施例を示す図である。
【図９】この発明のさらに別の実施例を示す図である。
１ マイクロプロセッサ ３ クロック生成回路 ３ａ 倍数クロック回路の一部 ３ｂ 倍数クロック回路の一部 ３ｃ 倍数クロック回路の一部 １１ 機能回路 １３ 機能回路（キャッシュ） １５ 機能回路 ４０ 計数器
Claims (4)
- 【請求項１】 クロック入力と、 クロック選択信号に応答して前記クロック入力へ与えら
れる周波数の、選択された倍数の内部クロックを与える
出力を有する、倍数クロック回路と、 前記選択された倍数の少なくとも１つが選択されると
き、前記内部クロックに対応する期間よりも長い期間で
機能を行なう内部回路とを含み、 前記内部回路は、前記クロック選択信号に応答し、前記
選択された倍数に対応する複数の状態を経て動作する、
マイクロプロセッサ。 - 【請求項２】 外部クロックおよびクロック選択信号を
受取るよう接続された内部クロック生成回路を含み、前
記内部クロック生成回路は、クロック選択信号に従って
複数のクロック周波数の１つの内部クロックを作り出
し、さらに、 前記クロック選択信号の第１の値に従って第１の数の状
態で、および前記クロック選択信号の第２の値に従って
第２の数の状態で機能を行なう状態機械として構成され
る内部回路を含む、マイクロプロセッサ。 - 【請求項３】 クロック入力と、 クロック選択信号に応答して、前記クロック入力に与え
られる周波数の、選択された倍数の内部クロックを与え
る出力を有する倍数クロック回路と、 前記選択された倍数の１つが選択されるとき、前記内部
クロックに対応する第２の期間よりも長い第１の期間で
機能を行ないかつ結果を出力する、内部回路と、 前記クロック選択信号と前記内部回路とに接続され、ク
ロックサイクルの予め定められた数を計数するように構
成された計数回路とを含み、前記計数回路は、クロック
サイクルの前記予め定められた数が計数されたとき、内
部回路からの結果が有効であることを示す信号を出力す
る、マイクロプロセッサ。 - 【請求項４】 クロック選択信号に従って複数のクロッ
ク周波数から選択される内部クロック周波数で内部で動
作するマイクロプロセッサであって、 マイクロプロセッサ内部の、同一機能を行なうように各
々が設計された複数の回路を含み、複数の回路の各々
は、複数のクロック周波数の１つに対応して、対応する
クロック周波数の最小数のクロックで機能を行ない、さ
らに、 複数の回路の各々から出力を受取るように接続され、か
つ内部クロック周波数に対応する回路からの出力を選択
するためのセレクタを含む、マイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35530294A | 1994-12-12 | 1994-12-12 | |
| US08/355302 | 1994-12-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08278883A true JPH08278883A (ja) | 1996-10-22 |
| JP3609513B2 JP3609513B2 (ja) | 2005-01-12 |
Family
ID=23396968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32056995A Expired - Lifetime JP3609513B2 (ja) | 1994-12-12 | 1995-12-08 | マイクロプロセッサ |
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| Country | Link |
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| EP (1) | EP0721157A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| US5802360A (en) * | 1996-05-01 | 1998-09-01 | Lucent Technologies Inc. | Digital microprocessor device having dnamically selectable instruction execution intervals |
| US5802356A (en) * | 1996-11-13 | 1998-09-01 | Integrated Device Technology, Inc. | Configurable drive clock |
| DE19651075A1 (de) * | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
| DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
| DE19654846A1 (de) * | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
| DE59710317D1 (de) | 1996-12-27 | 2003-07-24 | Pact Inf Tech Gmbh | VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.) |
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| DE19704728A1 (de) * | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
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| DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
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| JP2003505753A (ja) | 1999-06-10 | 2003-02-12 | ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング | セル構造におけるシーケンス分割方法 |
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-
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