KR960024806A - 다중클럭 선택권을 가지는 마이크로프로세서에서의 자기구성 속도경로 - Google Patents

다중클럭 선택권을 가지는 마이크로프로세서에서의 자기구성 속도경로 Download PDF

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KR960024806A
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Abstract

마이크로프로세서는 내부 클럭주파수로서 다중 클럭주파수중에서 하나를 선택하도록 선택권을 가진다. 마이크로프로세서는 내부 클럭주파수를 선택하는데 사용되는 클럭선택신호를 기본으로 내부 기능회로의 속도경로를 재구성한다. 이러한 방식에 있어서, 내부 클럭사이클의 최소수는 특정한 내부 주파수가 선택되었음에도 불구하고 기능회로의 기능을 수행하는데 사용된다.

Description

다중클럭 선택권을 가지는 마이크로프로세서에서의 자기구성 속도경로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 마이크로프로세서를 예시한 도면, 제5도는 본 발명의 또 다른 실시예를 예시한 도면

Claims (4)

  1. 클럭입력, 클럭선택신호에 응답하여 상기 클럭입력에 인가된 주파수의 선택된 배수로 내부 클럭을 제공하는 출력을 가지는 다중클럭회로 및 상기 선택된 배수중 적어도 하나를 선택하는 경우 상기 내부 클릭과 상응하는 시간주기보다 긴 시간주기에서 기능을 수행하는 내부 회로로 구성되며, 상기 내부 회로는 상기 선택된 배수와 상응하는 상태수를 통해 동작하도록 하기 클럭선택신호에 응당하는 것을 특징으로 하는 마이크로프로세서.
  2. 외부클럭과 클럭선택신호를 수신하기 위하여 연결된 내부 클럭발생 회로 및 상기 클럭선택신호의 제1값에 따른 제1상태수와 상기 클럭선택 신호의 제2값에 따른 제2상태수에서 기능을 수행하는 상태기로 구성된 배부회로롤 구성되며, 상기 내부 클럭발생회로는 클럭선택신호에 따른 다수의 클럭주파수중 한 주파수에서 내부 클럭을 발생하는 것을 특징으로 하는 마이크로프로세서.
  3. 클럭입력, 클럭선택신호에 응답하여 상기 클럭입력에 인가된 주파수의 선택된 배수로 내부 클럭을 제공하는 출력을 가지는 다중 클럭 회로 및 상기 선택된 배수중 적어도 하나를 선택하는 경우 상기 내부 클럭과 상응하는 제2시간주기보다 긴 제1시간주기에서 기능을 수행하고 결과를 출력하는 내부 회로 및 상기 클럭선택신호와 예정된 수의 클럭사이클까지 카운트되도록 구성된 상기 내부 회로에 접속된 카운터회로로 구성되며, 상기 카운터회로는 상기 예정된 수의 클럭사이클이 카운트되면 내부 회로에서 나온 결과가 유효한 것을 나타내는 신호를 출력하는 것을 특징으로 하는 마이크로프세서
  4. 클럭선택신호에 따른 다수의 클럭주파수로부터 선택된 내부 클럭 주파수에서 내부적으로 동작하는 마이크로프로세서로서, 동일한 기능을 수행하도록 각각 설계된 상기 마이크로프로세서에 대한 다수의 회로 및, 다수의 회로 각각에서 나온 출력을 수신하여 내부 클럭주파수와 상응하는 회로에서 나온 출력을 선택하기 위하여 접속된 선택기로 구성되면, 다수의 클럭주파수중 한 주파수와 상응하는 다수의 회로 각각은 상응하는 클럭주파수의 최소수의 클럭에서 기능을 수행하는 것을 특징으로 하는 마이크로프로세서
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835753A (en) * 1995-04-12 1998-11-10 Advanced Micro Devices, Inc. Microprocessor with dynamically extendable pipeline stages and a classifying circuit
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
US5802360A (en) * 1996-05-01 1998-09-01 Lucent Technologies Inc. Digital microprocessor device having dnamically selectable instruction execution intervals
US5802356A (en) * 1996-11-13 1998-09-01 Integrated Device Technology, Inc. Configurable drive clock
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
EP1329816B1 (de) 1996-12-27 2011-06-22 Richter, Thomas Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
DE19654846A1 (de) * 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) * 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US5937167A (en) * 1997-03-31 1999-08-10 International Business Machines Corporation Communication controller for generating four timing signals each of selectable frequency for transferring data across a network
US5958011A (en) * 1997-03-31 1999-09-28 International Business Machines Corporation System utilizing mastering and snooping circuitry that operate in response to clock signals having different frequencies generated by the communication controller
JP3541623B2 (ja) * 1997-06-27 2004-07-14 松下電器産業株式会社 データ処理装置
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
US9658857B2 (en) * 1997-11-14 2017-05-23 Thang Tran Method and apparatus for processor to operate at its natural clock frequency in the system
US6070248A (en) * 1997-12-12 2000-05-30 Advanced Micro Devices, Inc. Generation of a stable reference clock frequency from a base clock frequency that may vary depending on source
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
JP3110377B2 (ja) * 1998-04-28 2000-11-20 日本電気アイシーマイコンシステム株式会社 逓倍回路
US8230411B1 (en) 1999-06-10 2012-07-24 Martin Vorbach Method for interleaving a program over a plurality of cells
JP2004506261A (ja) 2000-06-13 2004-02-26 ペーアーツェーテー　イクスペーペー　テクノロジーズ　アクチエンゲゼルシャフト パイプラインｃｔプロトコルおよびｃｔ通信
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US20040015899A1 (en) * 2000-10-06 2004-01-22 Frank May Method for processing data
US6738675B2 (en) 2000-12-30 2004-05-18 Intel Corporation Method, apparatus, and system to reduce microprocessor power dissipation
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7844796B2 (en) * 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
JP2004535613A (ja) * 2001-03-05 2004-11-25 ペーアーツェーテー　イクスペーペー　テクノロジーズ　アクチエンゲゼルシャフト データ処理方法およびデータ処理装置
US7657877B2 (en) 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US8281108B2 (en) 2002-01-19 2012-10-02 Martin Vorbach Reconfigurable general purpose processor having time restricted configurations
EP1514193B1 (de) 2002-02-18 2008-07-23 PACT XPP Technologies AG Bussysteme und rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7394284B2 (en) 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
US7698575B2 (en) * 2004-03-30 2010-04-13 Intel Corporation Managing power consumption by requesting an adjustment to an operating point of a processor
US7343502B2 (en) * 2004-07-26 2008-03-11 Intel Corporation Method and apparatus for dynamic DLL powerdown and memory self-refresh
US7281942B2 (en) * 2005-11-18 2007-10-16 Ideal Industries, Inc. Releasable wire connector
EP1974265A1 (de) 2006-01-18 2008-10-01 PACT XPP Technologies AG Hardwaredefinitionsverfahren
JP4685682B2 (ja) * 2006-03-31 2011-05-18 富士通株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4819164B1 (ko) * 1970-01-18 1973-06-12
JPS5125088B1 (ko) * 1970-11-04 1976-07-28
US4482983A (en) * 1980-06-23 1984-11-13 Sperry Corporation Variable speed cycle time for synchronous machines
US4691124A (en) * 1986-05-16 1987-09-01 Motorola, Inc. Self-compensating, maximum speed integrated circuit
JPH01120610A (ja) * 1987-11-05 1989-05-12 Mitsubishi Electric Corp マイクロプロセッサのクロック入力装置
US4901267A (en) * 1988-03-14 1990-02-13 Weitek Corporation Floating point circuit with configurable number of multiplier cycles and variable divide cycle ratio
US5349544A (en) * 1988-06-15 1994-09-20 Advanced Micro Devices, Inc. Programmable system synchronizer
US4914322A (en) * 1988-12-16 1990-04-03 Advanced Micro Devices, Inc. Polarity option control logic for use with a register of a programmable logic array macrocell
US5059318A (en) * 1990-05-14 1991-10-22 Benesi Steve C Fluid seal for a traveling sheet filter press
US5291070A (en) * 1991-01-28 1994-03-01 Advanced Micro Devices, Inc. Microprocessor synchronous timing system
EP0607667A1 (en) * 1993-01-22 1994-07-27 Advanced Micro Devices, Inc. Apparatus for controlling a clock driver signal
US5422835A (en) * 1993-07-28 1995-06-06 International Business Machines Corporation Digital clock signal multiplier circuit

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US5625806A (en) 1997-04-29
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JP3609513B2 (ja) 2005-01-12
EP0721157A1 (en) 1996-07-10

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