KR19980068005A - 분주회로 - Google Patents
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Abstract
본 발명은 분주회로에 관한 것으로 종래의 분주회로는 그 분주회로를 구성하는 두 카운터의 정상동작유무를 판단하기 위해 그 세트값이 많은 2N개(N은 분주값)인 데스트신호를 사용함으로써, 테스트시간이 지연되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 설정값에 따른 제어신호를 출력하고, 그 제어신호에 따라 분주회로를 구성하는 각각의 카운터의 출력신호를 선택하여 출력함으로써, 그 분주회로를 구성하는 두 카운터의 정상동작 유무를 판별하기 위해 각각의 카운터를 분리하여 테스트하여 테스트에 사용하는 테스트신호의 수를 줄여 테스트시간을 단축시키는 효과가 있다.
Description
본 발명은 분주회로에 관한 것으로, 특히 분주수단으로 동기식 카운터 및 비동기식 카운터를 사용하는 분주회로에 있어서, 각각의 카운터의 출력을 테스트함이 가능하게 하여 테스트시간을 줄이는데 적당하도록 한 분주회로에 관한 것이다.
일반적으로 분주회로는 입력신호를 인가받아 기설정한 분주값에 따라 그 입력신호를 분주하는 동기식 카운터 및 비동기식 카운터로 구성되며, 이러한 기능의 분주회로의 정상동작의 여부를 테스트하기 위해서는 임의의 테스트 신호를 인가하여 입력한 분주회로의 출력신호를 비교하였으며, 이러한 종래의 분주회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 종래의 분주회로도로서, 이에 도시한 바와 같이 원하는 카운트값을 저장하고, 인가신호(LOAD)가 입력되면 저장된 카운트값을 출력하는 제어부(1)와; 상기 제어부(1)의 출력신호인 카운트값을 인가받아 입력신호(CLK)를 그 카운트값 만큼 분주하여 출력하는 제1카운터(2)와; 상기 제어부(1)의 출력신호인 카운트값을 인가받아 상기 제1카운터(2)의 출력신호를 입력받은 카운트값 만큼 분주하여 출력신호(CLK1)를 출력하는 제2카운터(3)와; 입력신호(CLK) 및 테스트신호(TEST)를 인가받아 처리하여 출력신호(TSTLD)를 출력하는 인가신호발생부(4)와; 상기 인가신호발생부(4)의 출력신호(TSTLD)와 상기 제2카운터(3)의 출력신호를 인가받아 낸드조합하여 출력신호(ASCLD)를 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호(ASCLD)와 상기 인가신호발생부(4)의 출력신호(TSTLD)를 인가받아 노아조합하여 인가신호(LOAD) 및 상기 입력신호(CLK)를 소정의 카운터값 만큼 분주한 출력신호(CLKOUT)을 출력하는 노아게이트(NOR1)로 구성된다.
이하, 상기와 같이 구성된 종래의 분주회로의 동작을 상세히 설명한다.
먼저, 사용자는 임의의 카운트값을 제어부(1)에 설정한다.
그 다음, 입력신호(CLK)가 입력되면 제1카운터(2)는 상기 제어부(1)에 설정된 카운트 값에 만큼의 입력신호(CLK)를 카운트한 후 출력신호를 출력함으로써, 상기 제어부(1)에 설정된 카운트값 만큼 입력신호를 분주하여 출력한다. 즉 제어부(1)에 설정된 카운트 값이 N이였다면, 제1카운터(2)는 입력신호(CLK)를 N분주한 출력신호를 출력한다. 이때, 제1카운터(2)는 논리회로가 잡음에 의해 오동작을 하는 것을 방지하기 위해 동기식 카운터를 사용한다.
그 다음, 상기 제1카운터(2)의 출력신호를 인가받은 제2카운터(3)는 상기 제어부(1)에 설정된 카운트값에 따라 제1카운터(2)의 출력신호를 분주하여 도2a에 도시한 바와 같이 입력신호(CLK)를 소정의 분주로 분주한 출력신호(CLK1)를 출력한다. 이때, 제1타운터(3)는 비동기식 카운터를 사용한다.
그 다음, 도 2b에 도시한 바와 같은 테스트신호(TEST) 및 입력신호(CLK)를 인가받은 인가신호발생부(4)는 그 입력받은 두 신호를 처리하여 도 2c에 도시한 바와 같은 출력신호(TSTLD)를 출력한다.
그 다음, 상기 제2카운트(3)의 출력신호(CLK1) 및 인가신호발생부(4)의 출력신호(TESTLD)를 인가받은 낸드게이트(NAND1)는 인가되는 두신호를 낸드조합하여 출력신호(ASCLD)를 출력한다.
그 다음, 상기 낸드게이트(NAND1)의 출력신호(ASCLD) 및 인가신호발생부(4)의 출력신호(TSTLD)를 인가받은 노아게이트(NOR1)는 인가되는 두신호를 노아조합하여 인가신호(LOAD)를 출력한다. 상기 인가신호(LOAD)는 출력신호(CLKOUT)와 동일하며 상기 인가신호(LOAD)를 인가받은 제어부(1)는 설정된 카운트값을 제1카운터(2) 및 제2카운터(3)에 재인가하게 된다. 또한, 사용자는 입력신호(CLK)를 설정된 카운트값 만큼 분주한 출력신호(CLKOUT)를 검증하여 제1카운터(2) 및 제2카운터(3)의 정상동작 유무를 판단할수 있다.
그러나, 상기한 바와 같이 종래의 분주회로는 제1카운터 및 제2카운터의 정상동작 유무를 판별하기 위해서 두 카운터를 동시에 테스트하고, 두 카운터의 분주값의 합을 N분주라고 한다면, 2N세트의 많은 테스트시간를 인가하여야 함으로써, 테스트속도가 지연되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 각각의 카운터를 테스트하여 테스트신호의 세트수를 줄이는 분주회로의 제공에 그 목적이 있다.
도 1은 종래의 분주회로도.
도 2는 도 1에 있어서, 주요부분의 파형도.
도 3은 본 발명에 의한 분주회로도.
도 4는 도 3에 있어서, 주요부분의 파형도.
도 5는 도 3에 있어서, 레지스터의 제어신호에 따른 상태표.
*도면의 주요부분에 대한 부호의 설명*
1: 제어부2: 제1카운터
3: 제2카운터4: 인가신호발생부
5: 레지스터MUX1,MUX2: 선택수단
상기와 같은 목적을 특정신호에 따라 제1카운터의 출력신호 또는 제2카운터의 출력 신호를 선택적으로 출력하는 선택수단을 구비함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 분주회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 분주회로도로서, 이에 도시한 바와 같은 사용자의 설정신호(DATA),(CLK1)를 인가받아 제어신호(S1) 또는 제어신호(S2)를 출력하는 레지스터(5)와; 테스트시간(TEST) 및 입력신호(CLK)를 인가받아 소정의 처리를 통해 출력신호(TSTLD)를 출력하는 인가신호발생부(4)와; 상기 사용자의 설정신호(DATA),(CLK1)를 인가받아 저장하고, 인가신호(LOAD)가 인가되면 그 설정신호(DATA),(CLK1)를 출력하는 제어부(1)와; 상기 제어부(1)의 출력신호인 카운트값에 따라 입력신호(CLK)를 분주한 출력신호(CLK2)를 출력하는 제1카운터(2)와; 상기 레지스터(5)의 제어신호(S1)에 따라 제1카운터(2)의 출력신호(CLK2) 또는 상기 입력신호(CLK)를 선택하여 출력하는 선택수단(MUX1)과; 상기 선택수단(MUX1)의 출력신호를 인가받아 상기 제어부(1)에 설정된 값만큼 분주하여 출력신호(CLK3)를 출력하는 제2카운터(3)와; 상기 인가신호발생부(4)의 출력신호(TSTLD)와 상기 제2카운터(3)의 출력신호(CLK3)를 인가받아 낸드조합하여 출력신호(ASCLD)를 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호(ASCLD)와 상기 인가신호발생부(4)의 출력신호(ASCLD)를 인가받아 노아조합하여 인가신호(LOAD)를 출력하는 노아게이트(NOR1)와; 상기 레지스터(5)의 제어신호(S2)에 따라 노아게이트(NOR1)의 출력신호인 인가신호(LOAD) 또는 선택수단(MUX1)의 출력신호를 선택적으로 출력하는 선택수단(MUX2)으로 구성된다.
이하, 상기와 같은 구성의 본 발명에 의한 분주회로의 동작을 설명한다.
먼저, 도 4에 도시한 바와 같은 사용자의 설정신호(DATA),(CLK1) 및 테스트신호(TEST)가 입력되면, 레지스터(5)는 그 설정신호(DATA),(CLK1) 및 테스트신호(TEST)를 인가받아 설정신호(DATA) 및 테스트신호(TEST)가 저전위인 구간의 설정신호(CLK1)의 상승에지에 동기를 맞춰 제어신호(S1) 또는 제어신호(S2)를 출력한다. 그리고, 상기 설정신호(DATA),(CLK1)를 입력받아 제어부(1)은 제1카운터(2) 및 제2카운터(3)의 카운트 값을 저장하며, 인가신호(LOAD)가 입력되면 그 카운트 값을 제1카운트(2) 및 제2카운터(3)에 인가한다. 또한, 인가신호발생부(4)는 테스트신호(TEST) 및 입력신호(CLK)를 인가받아 소정의 처리를 통해 출력신호(TSTLD)를 출력한다.
그 다음, 제1카운터(2)는 상기 제어부(1)에 설정된 카운트 값만큼 입력신호(CLK)를 카운트한 후에 출력신호(CLK2)를 출력하여 그 설정된 카운트 값만큼 입력신호(CLK)를 분주한 출력신호(CLK2)를 출력하게 된다. 이때 제1카운터(2)는 논리회로가 잡음에 의해 오동작을 하는 것을 방지하기 위해 동기식 카운터를 사용한다.
그 다음, 선택수단(MUX1)은 레지스터(5)의 제어신호(S1)에 따라 상기 제1카운터(2)의 출력신호(CLK2) 또는 입력신호(CLK)를 선택하여 출력한다. 이때, 선택수단(MUX1)에서 제1카운터(2)의 출력신호(CLK2)가 선택되어 출력되면, 사용자는 그 출력신호(CLK2)와 최초 입력신호(CLK)를 비교하여 제1카운터(2)의 정상동작여부를 파악하게 된다.
그 다음, 상기 선택수단(MUX1)에서 입력신호(CLK)가 선택되어 출력되면, 그 입력신호(CLK)를 입력받은 제2카운터(3)은 상기 제어부(1)에 설정된 카운터값에 따라 그 입력신호(CLK)를 분주한 출력신호(CLK3)를 출력한다. 이때, 제2카운터(3)는 비동기 카운터를 사용한다.
그 다음, 낸드게이트(NAD1)는 인가되는 상기 제2카운터의 출력신호(CLK3) 및 상기 인가신호발생부(4)의 출력신호(STTLD)를 낸드조합하여 출력신호(ASCLD)를 출력한다.
그 다음, 노아게이트(NOR1)는 인가되는 상기 낸드게이트(NAND1)의 출력신호(ASCLD) 및 상기 인가신호발생부(4)의 출력신호(TSTLD)를 노아조합하여 인가신호(LOAD)를 출력한다. 이때, 상기 노아게이트(NOR1)의 인가신호(LOAD)를 인가받은 제어부(1)는 상기 제1카운터(2) 및 제2카운터(3)의 카운트값을 재인가한다.
그 다음, 선택수단(MUX2)은 상기 레지스터(5)의 제어신호(S2)에 따라 상기 선택수단(MUX1)의 출력신호인 제1카운터(2)의 출력신호(CLK2) 또는 상기 노아게이트(NOR1)의 출력신호인 제2카운터(3)의 출력신호(CLK3)를 출력한다. 이때, 사용자는 상기 선택수단(MUX2)의 출력신호인 제1카운터(2)의 출력신호(CLK2) 또는 제2카운터(3)의 출력신호(CLK3)와 입력신호(CLK)를 비교하여 제1카운터(2) 및 제2카운터(3)의 정상동작유무를 판단할 수 있게 되며, 또한, 제1카운터(2)의 분주값과 제2카운터(3)의 분주값을 합한 전체분주값이 N이고, 제2카운터(2)의 분주값이 M이라면, 테스트신호(TEST)의 세트수는 2N-M+2M개로 표현할 수 있다.
즉, 도 5는 레지스터(5)의 제어신호(S1),(S2)에 따른 본 발명에 의한 분주회로의 출력상태를 표시한 표로서, 이에 도시한 바와 같이 레지스터(5)의 제어신호(S1),(S2)가 모두 저전위이면 본 발명에 의한 분주회로는 테스트모드가 아닌 일반적인 모드로 동작하여 제어부(2)에 설정된 카운트값에 따라 제1카운터(2) 및 제2카운터(3)를 통해 입력신호(CLK)를 분주하여 출력신호를 출력하고, 제어신호(S1)이 저전윈 제어신호(S2)가 고전위 일때는 멀티플렉서 등의 선택수단(MUX1),(MUX2)에서 제1카운터(2)의 출력신호(CLK2)를 선택하여 출력함으로써, 사용자가 제1카운터(2)의 정상동작 유무를 판단하게 되고, 제어신호(S1)이 고전위, 제어신호(S2)가 저전위 및 제어신호(S1),(S2)가 모두 고전위 일때는 상기 선택수단(MUX1)에서는 입력신호(CLK)를 선택하여 출력하고, 상기 선택수단(MUX2)에서는 상기 제2카운터(3)의 출력신호(CLK3)를 선택하여 출력함으로써, 사용자가 제2카운터(3)의 정상동작 유무를 판단하게 된다.
상기한 바와 같이 본 발명에 의한 분주회로는 그 분주회로를 구성하는 두 카운터의 정상동작 유무를 판별하기 위해 각각의 카운터를 분리하여 테스트함으로써, 테스트에 사용하는 테스트신호의 수를 줄여 테스트시간을 단축시키는 효과가 있다.
Claims (3)
- 사용자의 설정신호(DATA),(CLK1)를 인가받아 제어신호(S1) 또는 제어신호(S2)를 출력하는 레지스터(5)와; 테스트신호(TEST) 및 입력신호(CLK)를 인가받아 출력신호(TSTLD)를 출력하는 인가신호발생부(4)와; 상기 사용자의 설정신호(DATA),(CLK1)를 인가받아 저장하고, 인가신호(LOAD)가 인가되면 그 설정신호(DATA),(CLK1)를 출력하는 제어부(1)와; 상기 제어부(1)의 출력신호인 카운트값에 따라 입력신호(CLK)를 분주한 출력신호(CLK2)를 출력하는 제1카운터(2)와; 상기 레지스터(5)의 제어신호(S1)에 따라 제1카운터(2)의 출력신호(CLK2) 또는 상기 입력신호(CLK)를 선택하여 출력하는 선택수단(MUX1)과; 상기 선택수단(MUX1)의 출력신호를 인가받아 상기 제어부(1)에 설정된 값만큼 분주하여 출력신호(CLK3)를 출력하는 제2카운터(3)와; 상기 인가신호발생부(4)의 출력신호(TSTLD)와 상기 제2카운터(3)의 출력신호(CLK3)를 인가받아 낸드조합하여 출력신호(ASCLD)를 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호(ASCLD)와 상기 인가신호발생부(4)의 출력신호(ASCLD)를 인가받아 노아조합하여 인가신호(LOAD)를 출력하는 노아게이트(NOR1)와; 상기 레지스터(5)의 제어신호(S2)에 따라 노아게이트(NOR1)의 출력신호인 인가신호(LOAD) 또는 선택수단(MUX1)의 출력신호를 선택적으로 출력하는 선택수단(MUX2)으로 구성하여 된 것을 특징으로 하는 분주회로.
- 제 1항에 있어서, 상기 제1카운터(2)는 동기식 카운터로 구성하여 된 것을 특징으로 하는 분주회로.
- 제 1항에 있어서, 상기 제2카운터(3)는 비동기식 카운터로 구성하여 된 것을 특징으로 하는 분주회로.
Priority Applications (1)
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KR1019970004410A KR100214557B1 (ko) | 1997-02-14 | 1997-02-14 | 분주회로 |
Applications Claiming Priority (1)
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KR1019970004410A KR100214557B1 (ko) | 1997-02-14 | 1997-02-14 | 분주회로 |
Publications (2)
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KR100214557B1 KR100214557B1 (ko) | 1999-08-02 |
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ID=19497004
Family Applications (1)
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KR1019970004410A KR100214557B1 (ko) | 1997-02-14 | 1997-02-14 | 분주회로 |
Country Status (1)
Country | Link |
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KR (1) | KR100214557B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7082179B2 (en) | 2003-07-25 | 2006-07-25 | Hynix Semiconductor Inc. | Clock divider of delay locked loop |
US7463338B2 (en) | 2003-07-08 | 2008-12-09 | Hoya Corporation | Container for housing a mask blank, method of housing a mask blank, and mask blank package |
-
1997
- 1997-02-14 KR KR1019970004410A patent/KR100214557B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7463338B2 (en) | 2003-07-08 | 2008-12-09 | Hoya Corporation | Container for housing a mask blank, method of housing a mask blank, and mask blank package |
US7838182B2 (en) | 2003-07-08 | 2010-11-23 | Hoya Corporation | Container for housing a mask blank, method of housing a mask blank, and mask blank package |
US7082179B2 (en) | 2003-07-25 | 2006-07-25 | Hynix Semiconductor Inc. | Clock divider of delay locked loop |
Also Published As
Publication number | Publication date |
---|---|
KR100214557B1 (ko) | 1999-08-02 |
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