JPS5911424A - 割込み入力信号処理回路 - Google Patents
割込み入力信号処理回路Info
- Publication number
- JPS5911424A JPS5911424A JP12178782A JP12178782A JPS5911424A JP S5911424 A JPS5911424 A JP S5911424A JP 12178782 A JP12178782 A JP 12178782A JP 12178782 A JP12178782 A JP 12178782A JP S5911424 A JPS5911424 A JP S5911424A
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- JP
- Japan
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- interrupt
- interruption
- monitor
- request flag
- input signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマイクロプロセッサの１つの割込み入力端子
に加えられる２種類の割込み入力信号を区別し、それぞ
れの割込み要求に応じた処理信号を出力する割込み入力
信号処理回路に関するものである。
に加えられる２種類の割込み入力信号を区別し、それぞ
れの割込み要求に応じた処理信号を出力する割込み入力
信号処理回路に関するものである。
以下、従来の割込み入力信号の処理について説明する。
第１図は従来の割込み入力信号処理回路のブロック図で
ある。同図において、１は通常の割込み入力信号を加え
る割込み入力端子、２は割込み入力信号の立下がりを検
出して後述する通常割込み受理信号が入力されるまでラ
ッチしておく通常割込み要求フラグレジスタ、３は通常
割込み入力信号を受付けたときセットされる通常割込み
要求フラグ、４は割込み要求が受理されたとき割込み入
力処理回路に入力される通常割込み受理信号である。
ある。同図において、１は通常の割込み入力信号を加え
る割込み入力端子、２は割込み入力信号の立下がりを検
出して後述する通常割込み受理信号が入力されるまでラ
ッチしておく通常割込み要求フラグレジスタ、３は通常
割込み入力信号を受付けたときセットされる通常割込み
要求フラグ、４は割込み要求が受理されたとき割込み入
力処理回路に入力される通常割込み受理信号である。
また１１〜１４はそれぞれ前記番号の構成要素と同様の
働きをし、１１はモニタ割込み入力端子、１２はモニタ
割込み要求フラグレジスタ、１３はモニタ割込み要求フ
ラグ、１４はモニタ割込み受理信号である。
働きをし、１１はモニタ割込み入力端子、１２はモニタ
割込み要求フラグレジスタ、１３はモニタ割込み要求フ
ラグ、１４はモニタ割込み受理信号である。
上記した回路のようにプログラムのデバッグを１斤なう
目的で通常動作で用いる通常割込みより優先度の高いモ
ニタ割込みを設ける場合、従来は通常割込み入力端子１
と独立したモニタ割込み入力端子１１を別に設けていた
。
目的で通常動作で用いる通常割込みより優先度の高いモ
ニタ割込みを設ける場合、従来は通常割込み入力端子１
と独立したモニタ割込み入力端子１１を別に設けていた
。
しかしモニタ割込みはプログラム開発時のみ使用するの
が普通であり、通常動作時には非能動の状態にしたｉｔ
であることが多く、デノ（ラグのための端子全独立に設
けるのは端子使用効率を悪くする原因の１つになってい
た〇 一方制御用ワンチツプマイクロコンヒコ−一夕の場合に
は、プログラム動作を確認するための評価チップと量産
チップを別々に作り、量産チップにはモニタ割込みを設
けないという方法もあるが、２種類のチップを設計する
必要があり設計コストや設計サイクルの点で多くの問題
があった。
が普通であり、通常動作時には非能動の状態にしたｉｔ
であることが多く、デノ（ラグのための端子全独立に設
けるのは端子使用効率を悪くする原因の１つになってい
た〇 一方制御用ワンチツプマイクロコンヒコ−一夕の場合に
は、プログラム動作を確認するための評価チップと量産
チップを別々に作り、量産チップにはモニタ割込みを設
けないという方法もあるが、２種類のチップを設計する
必要があり設計コストや設計サイクルの点で多くの問題
があった。
本発明は」二記の欠点に鑑み、タイミングクロックパル
スに同期して規定するパルス幅のモニタ割込み入力信号
と、タイミングクロックパルスに非同期で規定するパル
ス幅以上の通常割込み入力信号を１つの割込み入力端子
に加えることにより、２種類の割込み入力信号を区別し
て、端子数を減らすことのできる割込み入力信号処理回
路全提供するものである。
スに同期して規定するパルス幅のモニタ割込み入力信号
と、タイミングクロックパルスに非同期で規定するパル
ス幅以上の通常割込み入力信号を１つの割込み入力端子
に加えることにより、２種類の割込み入力信号を区別し
て、端子数を減らすことのできる割込み入力信号処理回
路全提供するものである。
以下、図面を参照しながら本発明の一実施例について説
明する。
明する。
第２図は本発明の一実施例における割込み入力信号処理
回路のブロック図、第３図はその動作を説明するタイミ
ング図である。第２図において、２１は割込み入力信号
を加える割込み入力端子、２２は割込み入力信号の立下
がりをラッチしてリセット信号が入力されるまでその状
態を保持する割込みフラグレジスタである。２３はモニ
タ割込み検出回路で、通常割込み要求フラグ３がセット
されかつ割込み入力信号が非能動（〕・イレベル）のと
きクロック２が印加きれた場合に後述するモニタ割込み
要求フラグレジスタにセット信号を出力する。２４はモ
ニタ割込み検出回路２３からのセント信号を入力とする
モニタ割込み要求フラグレジスタで、このセット信号が
入力されたときモニタ割込み要求フラグ１３をセットし
、モニタ割込み受理信号１４が入力される寸で保持する
。−２５は通常割込み受理信号４かあるいはモニタ割込
み受理信号１４が入力されたとき前記割込み要求フラグ
レジスタ２２をリセットするＯＲゲートであるＯ 以下、第３図を用いて上述した割込み入力信号処理回路
の動作を説明する。
回路のブロック図、第３図はその動作を説明するタイミ
ング図である。第２図において、２１は割込み入力信号
を加える割込み入力端子、２２は割込み入力信号の立下
がりをラッチしてリセット信号が入力されるまでその状
態を保持する割込みフラグレジスタである。２３はモニ
タ割込み検出回路で、通常割込み要求フラグ３がセット
されかつ割込み入力信号が非能動（〕・イレベル）のと
きクロック２が印加きれた場合に後述するモニタ割込み
要求フラグレジスタにセット信号を出力する。２４はモ
ニタ割込み検出回路２３からのセント信号を入力とする
モニタ割込み要求フラグレジスタで、このセット信号が
入力されたときモニタ割込み要求フラグ１３をセットし
、モニタ割込み受理信号１４が入力される寸で保持する
。−２５は通常割込み受理信号４かあるいはモニタ割込
み受理信号１４が入力されたとき前記割込み要求フラグ
レジスタ２２をリセットするＯＲゲートであるＯ 以下、第３図を用いて上述した割込み入力信号処理回路
の動作を説明する。
前記第３図において、（ａ）は通常割込み動作、（ｂ）
はモニタ割込み動作を説明するタイミング図であり、以
下その２つの動作に分けて説明する。
はモニタ割込み動作を説明するタイミング図であり、以
下その２つの動作に分けて説明する。
く通常割込み〉
割込み入力端子２１に少なくとも第３図に示すようなり
ロック２０期間中能動（ローレベル）であるような割込
み入力信号を加えた場合、割込み入力信号が立下がった
時点で割込みフラグレジスタ２２がセットされるが、ク
ロック２０期間中割込み入力信号はローレベルであるこ
とにより、モニタ割込み検出回路２３の出力はローレベ
ルのま１である。従って割込み要求フラグ３はセットさ
れるが、モニタ割込み要求フラグ１３はセットされない
ので現在実行中の命令が終わると通常割込み処理シーケ
ンスに移ると同時に、通常割込み受理信号４によって割
込み要求フラグレジスタ２２がリセットされ、通常割込
みが実行される状態となる０ 〈モニタ割込み〉 割込み入力端子２１に第３図に示すようなりロック１に
同期して能動（ローレベル）となる割込み入力信号が加
わった場合、まずこの信号の立下がりで割込み要求フラ
グレジスタ２２がセントされる。次にクロック２が立上
がるまでに割込み入力信号が非能動（）・イレベル）と
なっているので、モニタ割込み検出回路２３の出力がハ
イレベルになり、モニタ割込み要求フラグレジスタ２４
がセットされる。
ロック２０期間中能動（ローレベル）であるような割込
み入力信号を加えた場合、割込み入力信号が立下がった
時点で割込みフラグレジスタ２２がセットされるが、ク
ロック２０期間中割込み入力信号はローレベルであるこ
とにより、モニタ割込み検出回路２３の出力はローレベ
ルのま１である。従って割込み要求フラグ３はセットさ
れるが、モニタ割込み要求フラグ１３はセットされない
ので現在実行中の命令が終わると通常割込み処理シーケ
ンスに移ると同時に、通常割込み受理信号４によって割
込み要求フラグレジスタ２２がリセットされ、通常割込
みが実行される状態となる０ 〈モニタ割込み〉 割込み入力端子２１に第３図に示すようなりロック１に
同期して能動（ローレベル）となる割込み入力信号が加
わった場合、まずこの信号の立下がりで割込み要求フラ
グレジスタ２２がセントされる。次にクロック２が立上
がるまでに割込み入力信号が非能動（）・イレベル）と
なっているので、モニタ割込み検出回路２３の出力がハ
イレベルになり、モニタ割込み要求フラグレジスタ２４
がセットされる。
モニタ割込みの優先順位は、通常割込みの優先順位より
高くしであるので、両方の割込み要求フラグがセットさ
れた場合、モニタ割込みの処理シーケンスに移ると同時
にモニタ割込み受理信号１４［よって割込み要求レジス
タ２２とモニタ割込み要求レジスタ２４をリセットして
モニタ割込みが実行きれる状態となる。
高くしであるので、両方の割込み要求フラグがセットさ
れた場合、モニタ割込みの処理シーケンスに移ると同時
にモニタ割込み受理信号１４［よって割込み要求レジス
タ２２とモニタ割込み要求レジスタ２４をリセットして
モニタ割込みが実行きれる状態となる。
以下、第４図を用いてさらに具体的な割込み入力信号処
理回路の構成を説明する。
理回路の構成を説明する。
第４図において３は通常割込み要求フラグ、１３はモニ
タ割込み要求フラグ、４は通常割込み受理信号、１４は
モニタ割込み受理信号、２１は割込み入力端子、２４ば
ＯＲゲートであり、第２図を用いて説明したものと同様
なものである。
タ割込み要求フラグ、４は通常割込み受理信号、１４は
モニタ割込み受理信号、２１は割込み入力端子、２４ば
ＯＲゲートであり、第２図を用いて説明したものと同様
なものである。
４１は割込み入力信号の立下がリヲ検出し、ＯＲゲート
２４の出力によりリセットキれる寸でその状態を保持し
ておく割込み入力信号ラッチ、４２は割込み入力信号ラ
ッチの出力を後述するカウントパルス２に同期して通常
割込み要求フラジ３をセットする割込み要求フラグマス
タレジスタ、４３は後述するモニタ割込み検出回路４４
が通常割込みがセットされた直後のカウントパルス４だ
けで動作するように通常割込み要求フラグの状態ヲＣＰ
６の立上がりまで遅延させる割込み要求フラグスタ、４
４は前記通常割込み要求フラグ３が能動（ハイレベル）
でかつ前記割込み要求フラグスレーブレジスタ４３の出
力が非能動（ローレベル）でかつ後述するカウントパル
ス４の期間に割込み入力信号がハイレベルのとき、モニ
タ割込み要求フラグレジスタ２３にセット信号を出力す
るモニタ割込み検出回路である。
２４の出力によりリセットキれる寸でその状態を保持し
ておく割込み入力信号ラッチ、４２は割込み入力信号ラ
ッチの出力を後述するカウントパルス２に同期して通常
割込み要求フラジ３をセットする割込み要求フラグマス
タレジスタ、４３は後述するモニタ割込み検出回路４４
が通常割込みがセットされた直後のカウントパルス４だ
けで動作するように通常割込み要求フラグの状態ヲＣＰ
６の立上がりまで遅延させる割込み要求フラグスタ、４
４は前記通常割込み要求フラグ３が能動（ハイレベル）
でかつ前記割込み要求フラグスレーブレジスタ４３の出
力が非能動（ローレベル）でかつ後述するカウントパル
ス４の期間に割込み入力信号がハイレベルのとき、モニ
タ割込み要求フラグレジスタ２３にセット信号を出力す
るモニタ割込み検出回路である。
上記のように構成された回路について、以下第５図のタ
イミング図を用いて説明する。
イミング図を用いて説明する。
なお第５図において、ｔａ＋はそれぞれ１周期５００ｎ
ｓｅｃでハイレベルが互いに重ならないような４相クロ
ツクパルスであるカウントパルス２ （ＣＦ２ ）。
ｓｅｃでハイレベルが互いに重ならないような４相クロ
ツクパルスであるカウントパルス２ （ＣＦ２ ）。
カウントパルス４ （Ｃ２０） 及０カウントパルス６
（ＣＰｅ ）のタイミングを示した図、（ｂ）は通常割
込み動作時のタイミング図、（Ｃ）はモニタ割込み動作
時のタイミング図である。
（ＣＰｅ ）のタイミングを示した図、（ｂ）は通常割
込み動作時のタイミング図、（Ｃ）はモニタ割込み動作
時のタイミング図である。
まず通常割込みは、割込み入力端子２１に６クロツク（
６２５ｎＳｅＣ）以上ローレベルとなる割込み入力信号
を加えることにより行なう。すなわち割込み要求フラグ
マスタレジスタ４２は第５図（ａ）のＣＦ２の立上がり
にセットされ、割込み要求フラグスレーズレジスタ４３
はＣＰｅの立上がりで初めてセットされる。
６２５ｎＳｅＣ）以上ローレベルとなる割込み入力信号
を加えることにより行なう。すなわち割込み要求フラグ
マスタレジスタ４２は第５図（ａ）のＣＦ２の立上がり
にセットされ、割込み要求フラグスレーズレジスタ４３
はＣＰｅの立上がりで初めてセットされる。
しかし第６図に示すようにモニタ割込み検出期間のＣ２
０では割込み入力信号がローレベルであるため、モニタ
割込み検出回路４４の出力はローレベルのままであり、
モニタ割込み要求フラグら３はセントされない。従って
通常割込み要求フラグ３たけがセットされることにより
、通常割込みが発生し、これが受理されると通常割込み
受理信号４により割込み入力信号ラッチ４１と、割込み
要求フラグマスタレジスタ４２がリセット−ｇれる。
０では割込み入力信号がローレベルであるため、モニタ
割込み検出回路４４の出力はローレベルのままであり、
モニタ割込み要求フラグら３はセントされない。従って
通常割込み要求フラグ３たけがセットされることにより
、通常割込みが発生し、これが受理されると通常割込み
受理信号４により割込み入力信号ラッチ４１と、割込み
要求フラグマスタレジスタ４２がリセット−ｇれる。
一方モニタ割込みは、割込み入力端子２１に第６図（ａ
ｌのＣＰφに同期した１クロツク（１２６ｎＳｅＣ）以
下の割込み入力信号を加えることにより行なう。
ｌのＣＰφに同期した１クロツク（１２６ｎＳｅＣ）以
下の割込み入力信号を加えることにより行なう。
すなわち割込み要求フラグマスクレジスタ４２がセット
された次のＣ２０では割込み入力信号が既にハイレベル
になっているので、モニタ割込み要求フラグレジスタ２
３もセントされる。従って優先順位の高いモニタ割込み
が発生し、これが受理されるとモニタ割込み受理信号１
４により、割込み入力信号ラッチ４１と割込み要求フラ
グマスタレジスタ４２とモニタ割込み要求フラグレジス
タ２３がリセットされる。
された次のＣ２０では割込み入力信号が既にハイレベル
になっているので、モニタ割込み要求フラグレジスタ２
３もセントされる。従って優先順位の高いモニタ割込み
が発生し、これが受理されるとモニタ割込み受理信号１
４により、割込み入力信号ラッチ４１と割込み要求フラ
グマスタレジスタ４２とモニタ割込み要求フラグレジス
タ２３がリセットされる。
なおこの実施例では通常割込みがノンマスカブルの割込
みになっているが、割込み許可フラグを設けてマスカブ
ルの割込みにすることも可能である。
みになっているが、割込み許可フラグを設けてマスカブ
ルの割込みにすることも可能である。
以上のように本発明はタイミングクロックパルスに同期
・非同期でモニタ割込み入力信号あるいは通常割込み入
力信号を割込み入力端子に送出することにより、１つの
割込み端子で通常割込み入力端子とモニタ割込み入力端
子を兼ねることができ、端子数を減らすことができる。
・非同期でモニタ割込み入力信号あるいは通常割込み入
力信号を割込み入力端子に送出することにより、１つの
割込み端子で通常割込み入力端子とモニタ割込み入力端
子を兼ねることができ、端子数を減らすことができる。
またそれによりプログラム開発用の評価チップを別に設
計する必要がなくなり、設計コスト削減に有効である。
計する必要がなくなり、設計コスト削減に有効である。
さらにモニタ割込みは、通常割込みより短かい割込み人
力パルスで動作するので、実動時の雑音などにより規定
するパルス幅以下の割込み入力信号が加わり、割込みが
発生した場合は必らずモニタ割込みである。従ってモニ
タ割込みはプログラム開発のみに使用するのが普通であ
るが、実動時にもこれを使用することにより割込みの誤
動作をプログラムで回避させたり、モニタ割込みの発生
頻度により雑音環境の状態を知ることができ、その工業
曲回１値は大なるものがある。
力パルスで動作するので、実動時の雑音などにより規定
するパルス幅以下の割込み入力信号が加わり、割込みが
発生した場合は必らずモニタ割込みである。従ってモニ
タ割込みはプログラム開発のみに使用するのが普通であ
るが、実動時にもこれを使用することにより割込みの誤
動作をプログラムで回避させたり、モニタ割込みの発生
頻度により雑音環境の状態を知ることができ、その工業
曲回１値は大なるものがある。
第１図は従来の割込み入力信号処理回路のブロック図、
第２図は本発明の一実施例における入力信号処理回路の
ブロック図で、第３図は同タイミング図、第４図は本発
明の他実施例を示す入力信号処理回路のブロック図、第
６図は同タイミング図である。 ２・・・・・・割込み要求フラグレジスタ、２１・・・
・・・割込み入力端子、２２・・・・・・モニタ割込み
検出回路、２３・・・・・・モニタ割込み要求フラグレ
ジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 １ １ １ モニタＳＩｌ込杼 割込】ビ疑復＋ニック 第４図 、９
第２図は本発明の一実施例における入力信号処理回路の
ブロック図で、第３図は同タイミング図、第４図は本発
明の他実施例を示す入力信号処理回路のブロック図、第
６図は同タイミング図である。 ２・・・・・・割込み要求フラグレジスタ、２１・・・
・・・割込み入力端子、２２・・・・・・モニタ割込み
検出回路、２３・・・・・・モニタ割込み要求フラグレ
ジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 １ １ １ モニタＳＩｌ込杼 割込】ビ疑復＋ニック 第４図 、９
Claims (1)
- 割込み入力信号を加える割込み入力端子と、前記割込み
入力信号をラッチする割込み要求フラグレジスタと、プ
ログラムのデバッグ時にモニタ割込みを起動するモニタ
割込み要求フラグレジスタと、前記割込み要求フラグが
セットされるとともに、規定する時間を経過した後側込
み入力信号が非能動になっているときに、前記モニタ割
込み要求フラグレジスタにセット信号を出力するモニタ
割込み検出回路とを具備し、前記割込み入力端子に加え
る割込み入力信号のパルス幅によって通常割込みとモニ
タ割込みと区別する割込み入力信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12178782A JPS5911424A (ja) | 1982-07-12 | 1982-07-12 | 割込み入力信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12178782A JPS5911424A (ja) | 1982-07-12 | 1982-07-12 | 割込み入力信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911424A true JPS5911424A (ja) | 1984-01-21 |
| JPH0465407B2 JPH0465407B2 (ja) | 1992-10-20 |
Family
ID=14819878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12178782A Granted JPS5911424A (ja) | 1982-07-12 | 1982-07-12 | 割込み入力信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4619493A (en) * | 1984-10-16 | 1986-10-28 | Hirose Electric Co., Ltd. | Connecting and engaging fixture for electric connector |
| JPS61267136A (ja) * | 1985-05-22 | 1986-11-26 | Toshiba Corp | 情報処理システムにおける割込方式 |
| JPS62107975A (ja) * | 1985-11-07 | 1987-05-19 | Fuji Electric Co Ltd | 水車ランナの表面加工方法 |
-
1982
- 1982-07-12 JP JP12178782A patent/JPS5911424A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4619493A (en) * | 1984-10-16 | 1986-10-28 | Hirose Electric Co., Ltd. | Connecting and engaging fixture for electric connector |
| JPS61267136A (ja) * | 1985-05-22 | 1986-11-26 | Toshiba Corp | 情報処理システムにおける割込方式 |
| JPS62107975A (ja) * | 1985-11-07 | 1987-05-19 | Fuji Electric Co Ltd | 水車ランナの表面加工方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465407B2 (ja) | 1992-10-20 |
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