JPS61245242A - 割り込み入力回路 - Google Patents
割り込み入力回路Info
- Publication number
- JPS61245242A JPS61245242A JP60087318A JP8731885A JPS61245242A JP S61245242 A JPS61245242 A JP S61245242A JP 60087318 A JP60087318 A JP 60087318A JP 8731885 A JP8731885 A JP 8731885A JP S61245242 A JPS61245242 A JP S61245242A
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- JP
- Japan
- Prior art keywords
- circuit
- interrupt
- signal
- interruption
- request signal
- Prior art date
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- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はマイクロコンピュータの割り込み入力回路に関
する。
する。
〈従来技術〉
マイクロコンピュータにおける割り込み動作とは、ＣＰ
Ｕが、現在処理しているフローを一時的に停止し、割り
込みに係る仕事を処理した後、再びもとのフローに戻っ
て以後の処理を行う動作である。
Ｕが、現在処理しているフローを一時的に停止し、割り
込みに係る仕事を処理した後、再びもとのフローに戻っ
て以後の処理を行う動作である。
一方、マイクロコンピュータでは、処理を行わないとき
には不用な電力消費を無くするためにシステムクロック
が停止してＣＰＵ及び周辺回路が動作を停止するスタン
バイ状態になるものがある。
には不用な電力消費を無くするためにシステムクロック
が停止してＣＰＵ及び周辺回路が動作を停止するスタン
バイ状態になるものがある。
従来、このスタンバイ状態においては、上述の割り込み
処理を行うための割り込み要求が受は付けられず、した
がって、割り込み処理を実行することができないため、
マイクロコンピュータを効率良く使用できないという問
題があった。
処理を行うための割り込み要求が受は付けられず、した
がって、割り込み処理を実行することができないため、
マイクロコンピュータを効率良く使用できないという問
題があった。
〈発明の目的〉
本発明は上記事情に鑑みてなされたものであり、その目
的は、スタンバイ状態においても割り込み要求の受は付
けを可能にしたマイクロコンピュータの割り込み入力回
路を提供することである。
的は、スタンバイ状態においても割り込み要求の受は付
けを可能にしたマイクロコンピュータの割り込み入力回
路を提供することである。
〈発明の構成〉
本発明によるマイクロコンピュータの割り込み入力回路
においては、マイクロコンピュータのシステムクロック
が停止するスタンバイ状態において外部からの信号に応
じて割り込み要求信号を発生する回路を′備えたことを
特徴とする。
においては、マイクロコンピュータのシステムクロック
が停止するスタンバイ状態において外部からの信号に応
じて割り込み要求信号を発生する回路を′備えたことを
特徴とする。
〈実施例〉
以下、本発明の一実施例について説明する。
第２図は本実施例の割り込み入力回路を備えたマイクロ
コンピュータの構成を示す。このマイクロコンピュータ
は、内蔵発振器により発生するシステムクロックに同期
して全ての処理動作を行ない、処理を行わないときには
システムクロックが停止するスタンバイ状態を有する。
コンピュータの構成を示す。このマイクロコンピュータ
は、内蔵発振器により発生するシステムクロックに同期
して全ての処理動作を行ない、処理を行わないときには
システムクロックが停止するスタンバイ状態を有する。
このスタンバイ状態において、割り込み入力回路２１は
、外部から与えられる信号に応じて割り込み要求信号を
出力し、この割り込み要求信号は割り込み制御回路２２
に与えられる。割り込み制御回路２２は、この割り込み
要求信号をＣＰＵ２３に与え、ＣＰＵ２３が割り込みを
許可する状態にあれば、スタート回路２４を介してクロ
ック回路２５を動作させる。そして、このクロック回路
２５からのシステムクロックが、ＣＰＵ２３．割り込み
入力回路２１及び周辺回路２６へ与えられ、ＣＰＵ２３
は割り込み処理を実行する。
、外部から与えられる信号に応じて割り込み要求信号を
出力し、この割り込み要求信号は割り込み制御回路２２
に与えられる。割り込み制御回路２２は、この割り込み
要求信号をＣＰＵ２３に与え、ＣＰＵ２３が割り込みを
許可する状態にあれば、スタート回路２４を介してクロ
ック回路２５を動作させる。そして、このクロック回路
２５からのシステムクロックが、ＣＰＵ２３．割り込み
入力回路２１及び周辺回路２６へ与えられ、ＣＰＵ２３
は割り込み処理を実行する。
第１図は本実施例の割り込み入力回路２１の構成を示す
。ゲート１． ２． ３． ４． ５からなる回路は、
外部から割り込み入力端子０に与えられたローレベルの
信号をクロック回路２５から与えられるクロックφｌに
よりサンプリングした信号ａをゲート１０に与える。ゲ
ート６．７からなる回路は、割り込み入力端子０に与え
られたローレベルの信号をクロック回路２５から与えら
れるクロックφ２によりサンプリングした信号すをゲー
トｌＯに与える。クロックφ２は、クロックφ１より位
相が遅れる。ゲート１０の出力は、割り込み要求フリッ
プフロップ１１をセントし、この割り込み要求フリップ
フロップ１１のＱ出力は、ゲート１２を経て割り込み要
求信号「丁】として出力される。この割り込み要求信号
ＩＦＡは、割り込み制御回路２２に与えられる。
。ゲート１． ２． ３． ４． ５からなる回路は、
外部から割り込み入力端子０に与えられたローレベルの
信号をクロック回路２５から与えられるクロックφｌに
よりサンプリングした信号ａをゲート１０に与える。ゲ
ート６．７からなる回路は、割り込み入力端子０に与え
られたローレベルの信号をクロック回路２５から与えら
れるクロックφ２によりサンプリングした信号すをゲー
トｌＯに与える。クロックφ２は、クロックφ１より位
相が遅れる。ゲート１０の出力は、割り込み要求フリッ
プフロップ１１をセントし、この割り込み要求フリップ
フロップ１１のＱ出力は、ゲート１２を経て割り込み要
求信号「丁】として出力される。この割り込み要求信号
ＩＦＡは、割り込み制御回路２２に与えられる。
ゲート８．９からなる回路は、マイクロコンピュータが
スタンバイ状態にあるときすなわちシステムクロックφ
１．φ２が停止した状態で外部から割り込み入力端子０
にローレベルの信号が与えられたときに割り込み要求信
号ＩＦＡを出力するための回路である。
スタンバイ状態にあるときすなわちシステムクロックφ
１．φ２が停止した状態で外部から割り込み入力端子０
にローレベルの信号が与えられたときに割り込み要求信
号ＩＦＡを出力するための回路である。
第３図は上述の割り込み入力回路２１の動作タイミング
チャートである。いま、マイクロコンピュータが通常の
動作状態すなわちスタンバイ状態ではなくシステムクロ
ックに基づいて動作している状態では、割り込み入力端
子Ｏにローレベルの信号ＩＮＴＡが与えられると、この
信号Ｉ ＮＴＡがゲート１． ２． ３． ４． ５に
よってクロ７りφｌでサンプリングされた信号ａとゲー
ト６．７によってクロックφ２でサンプリングされた信
号すが発生し、ゲート１０により信号ＩＮＴＡの立ち下
り検出パルスＳＳが発生する。この信号ＳＳにより割り
込み要求フリップフロップ１１がセットされ、ゲート１
２において、クロックφ２に同期して割り込み要求信号
ＩＦＡが発生する。そして、この割り込み要求信号ＩＦ
Ａにより、ＣＰＵ２３に対して割り込み要求が行なわれ
る。この割り込み要求が受は付けられたときには、ＣＰ
Ｕ２３からクロックφ２の１サイクル後に出力される信
号１ｎｔＡ’によって割り込み要求フリップフロップ１
１はリセフトされ、次の割り込み要求を待つ状態になる
。
チャートである。いま、マイクロコンピュータが通常の
動作状態すなわちスタンバイ状態ではなくシステムクロ
ックに基づいて動作している状態では、割り込み入力端
子Ｏにローレベルの信号ＩＮＴＡが与えられると、この
信号Ｉ ＮＴＡがゲート１． ２． ３． ４． ５に
よってクロ７りφｌでサンプリングされた信号ａとゲー
ト６．７によってクロックφ２でサンプリングされた信
号すが発生し、ゲート１０により信号ＩＮＴＡの立ち下
り検出パルスＳＳが発生する。この信号ＳＳにより割り
込み要求フリップフロップ１１がセットされ、ゲート１
２において、クロックφ２に同期して割り込み要求信号
ＩＦＡが発生する。そして、この割り込み要求信号ＩＦ
Ａにより、ＣＰＵ２３に対して割り込み要求が行なわれ
る。この割り込み要求が受は付けられたときには、ＣＰ
Ｕ２３からクロックφ２の１サイクル後に出力される信
号１ｎｔＡ’によって割り込み要求フリップフロップ１
１はリセフトされ、次の割り込み要求を待つ状態になる
。
マイクロコンピュータがスタンバイ状態にあるときには
、システムクロックφ１．φ２は停止してともにハイレ
ベルになり、ゲート３．６は単なるＤＣインバータの動
作を行なう。そして、このスタンバイ状態において、割
り込み入力端子Ｏにローレベルの信号ＩＮＴＡが与えら
れると、信号ａがローレベルになるとともに、ゲート６
．７゜８．９により信号すもローレベルになる。なお、
ゲート７．９に与えられる信号口、ｓは、スタンバイ状
態を制御するフリップフロップ（図示せず）の出力であ
り、スタンバイ状態である期間それぞれローレベル、ハ
イレベルになる。
、システムクロックφ１．φ２は停止してともにハイレ
ベルになり、ゲート３．６は単なるＤＣインバータの動
作を行なう。そして、このスタンバイ状態において、割
り込み入力端子Ｏにローレベルの信号ＩＮＴＡが与えら
れると、信号ａがローレベルになるとともに、ゲート６
．７゜８．９により信号すもローレベルになる。なお、
ゲート７．９に与えられる信号口、ｓは、スタンバイ状
態を制御するフリップフロップ（図示せず）の出力であ
り、スタンバイ状態である期間それぞれローレベル、ハ
イレベルになる。
信号ａ、ｂがともにローレベルになると、ゲート１０の
出力ＳＳがハイレベルになり、割り込み要求フリップフ
ロップ１１がセットされる。そして、この割り込み要求
フリップフロップ１１のＱ出力が、ゲート１２を経て割
り込み要求信号口１として出力され、割り込み制御回路
２２に与えられる。割り込み制御回路２２は、この割り
込み要求信号ＩＦＡをＣＰＵ２３へ送り、このときにＣ
ＰＵ２３が割り込みを許可する状態にあると、スタート
回路２４によりクロック回路２５が動作し、システムク
ロックφ１．φ２が発生する。ここで、ＣＰＵ２３と周
辺回路２６は動作を開始し、割り込み処理が実行される
。
出力ＳＳがハイレベルになり、割り込み要求フリップフ
ロップ１１がセットされる。そして、この割り込み要求
フリップフロップ１１のＱ出力が、ゲート１２を経て割
り込み要求信号口１として出力され、割り込み制御回路
２２に与えられる。割り込み制御回路２２は、この割り
込み要求信号ＩＦＡをＣＰＵ２３へ送り、このときにＣ
ＰＵ２３が割り込みを許可する状態にあると、スタート
回路２４によりクロック回路２５が動作し、システムク
ロックφ１．φ２が発生する。ここで、ＣＰＵ２３と周
辺回路２６は動作を開始し、割り込み処理が実行される
。
〈発明の効果〉
以上説明したように、本発明においては、スタンバイ状
態においても外部のキー人力や他システムからの信号な
どによる割り込み要求を受は付けて割り込み処理を実行
することができるようにしたので、マイクロコンピュー
タを効率良く使用することができ、しかも、不用な電力
消費が無い。
態においても外部のキー人力や他システムからの信号な
どによる割り込み要求を受は付けて割り込み処理を実行
することができるようにしたので、マイクロコンピュー
タを効率良く使用することができ、しかも、不用な電力
消費が無い。
第１図は本発明実施例の構成を示す回路図、第２図は本
発明実施例を適用したマイクロコンピュータの構成を示
すブロック回路図、第３図は本発明実施例の動作タイミ
ングチャートである。 １〜１０．１２・・・ゲート １１・・・割り込み要求フリップフロップ２１・・・割
り込み入力回路 ＩＮＴＡ・・・信号 Ｉ Ｆ Ａ ・・・割り込み要求信号 φ１．φ２・・・クロック
発明実施例を適用したマイクロコンピュータの構成を示
すブロック回路図、第３図は本発明実施例の動作タイミ
ングチャートである。 １〜１０．１２・・・ゲート １１・・・割り込み要求フリップフロップ２１・・・割
り込み入力回路 ＩＮＴＡ・・・信号 Ｉ Ｆ Ａ ・・・割り込み要求信号 φ１．φ２・・・クロック
Claims (1)
- マイクロコンピュータのシステムクロックが停止するス
タンバイ状態において外部からの信号に応じて割り込み
要求信号を発生する回路を備えたことを特徴とする割り
込み入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087318A JPH0731607B2 (ja) | 1985-04-23 | 1985-04-23 | 割り込み入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087318A JPH0731607B2 (ja) | 1985-04-23 | 1985-04-23 | 割り込み入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245242A true JPS61245242A (ja) | 1986-10-31 |
| JPH0731607B2 JPH0731607B2 (ja) | 1995-04-10 |
Family
ID=13911492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087318A Expired - Lifetime JPH0731607B2 (ja) | 1985-04-23 | 1985-04-23 | 割り込み入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731607B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206323A (ja) * | 1988-02-12 | 1989-08-18 | Canon Inc | 電子機器および電子機器の付属機器 |
| JP2003067358A (ja) * | 2001-08-27 | 2003-03-07 | Sanyo Electric Co Ltd | マイクロコンピュータ |
| CN117938139A (zh) * | 2024-02-04 | 2024-04-26 | 博越微电子(江苏)有限公司 | 一种用于消除isi效应的标准单元电路及方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222349A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 情報処理装置 |
| JPS59167752A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-04-23 JP JP60087318A patent/JPH0731607B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222349A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 情報処理装置 |
| JPS59167752A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | 半導体集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206323A (ja) * | 1988-02-12 | 1989-08-18 | Canon Inc | 電子機器および電子機器の付属機器 |
| JP2525848B2 (ja) * | 1988-02-12 | 1996-08-21 | キヤノン株式会社 | 電子機器および電子機器の付属機器 |
| JP2003067358A (ja) * | 2001-08-27 | 2003-03-07 | Sanyo Electric Co Ltd | マイクロコンピュータ |
| JP4514371B2 (ja) * | 2001-08-27 | 2010-07-28 | 三洋電機株式会社 | マイクロコンピュータ |
| CN117938139A (zh) * | 2024-02-04 | 2024-04-26 | 博越微电子(江苏)有限公司 | 一种用于消除isi效应的标准单元电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731607B2 (ja) | 1995-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |