JPH0654504B2 - スタンドバイモ−ド回路 - Google Patents
スタンドバイモ−ド回路Info
- Publication number
- JPH0654504B2 JPH0654504B2 JP60183647A JP18364785A JPH0654504B2 JP H0654504 B2 JPH0654504 B2 JP H0654504B2 JP 60183647 A JP60183647 A JP 60183647A JP 18364785 A JP18364785 A JP 18364785A JP H0654504 B2 JPH0654504 B2 JP H0654504B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- standby
- output
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、スタンドバイモードを備えたシングルチッ
プマイクロコンピュータ等のスタンドバイモード回路に
関する。
プマイクロコンピュータ等のスタンドバイモード回路に
関する。
一般に、半導体集積回路においては、消費電力を極力少
なくし、且つメモリのデータ等を保持する有効な手段と
して、内部回路の発振を停止させて回路に流れる電流を
μＡオーダ以内抑える手法が用いられる。この時の発振
が停止している状態をスタンドバイモードと言う。
なくし、且つメモリのデータ等を保持する有効な手段と
して、内部回路の発振を停止させて回路に流れる電流を
μＡオーダ以内抑える手法が用いられる。この時の発振
が停止している状態をスタンドバイモードと言う。
ところで、従来は通常動作状態から上記スタンドバイモ
ードへ切換える場合には、外部からコントロール信号を
入力し、このコントロール信号によって直接スタンドバ
イモードへ転移するようにしている。このため、例えば
スタンドバイモードへ入るための条件（データのセーブ
等）が必要な場合には、事前にこのような処理を行なわ
なければならず、割込等の他の入力を必要とし、処理上
の手続きが複雑化する欠点がある。
ードへ切換える場合には、外部からコントロール信号を
入力し、このコントロール信号によって直接スタンドバ
イモードへ転移するようにしている。このため、例えば
スタンドバイモードへ入るための条件（データのセーブ
等）が必要な場合には、事前にこのような処理を行なわ
なければならず、割込等の他の入力を必要とし、処理上
の手続きが複雑化する欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、スタンドバイモードへの切換
え時の処理を簡単化できるスタンドバイモード回路を提
供することである。
その目的とするところは、スタンドバイモードへの切換
え時の処理を簡単化できるスタンドバイモード回路を提
供することである。
［発明の概要］ すなわち、この発明においては、上記の目的を達成する
ために、スタンドバイ入力信号に応答して発振回路を停
止せしめ、スタンドバイモードを実現するスタンドバイ
モード回路を、書き込み信号に応答してデータをラッチ
し、このラッチしたデータに応じてスタンドバイ入力信
号を取り込むか否かを設定するとともにリセットされた
時にスタンドバイ入力信号を取り込むためのラッチ手段
と、上記ラッチ手段のラッチ出力とスタンドバイ入力信
号との論理積を取る第１の論理手段と、上記第１の論理
手段の出力を遅延する遅延手段と、上記第１の論理手段
の出力とリセット信号との論理和を取り、内部回路のリ
セット信号を出力する第２の論理手段と、上記遅延手段
の出力とスタンドバイ入力信号との論理積を取り、この
論理積信号で発振回路の動作を制御することにより、ス
タンドバイ入力信号でスタンドバイモードが指示されて
から、上記遅延手段による遅延時間経過後に発振回路を
停止させる第３の論理手段とで構成したものである。
ために、スタンドバイ入力信号に応答して発振回路を停
止せしめ、スタンドバイモードを実現するスタンドバイ
モード回路を、書き込み信号に応答してデータをラッチ
し、このラッチしたデータに応じてスタンドバイ入力信
号を取り込むか否かを設定するとともにリセットされた
時にスタンドバイ入力信号を取り込むためのラッチ手段
と、上記ラッチ手段のラッチ出力とスタンドバイ入力信
号との論理積を取る第１の論理手段と、上記第１の論理
手段の出力を遅延する遅延手段と、上記第１の論理手段
の出力とリセット信号との論理和を取り、内部回路のリ
セット信号を出力する第２の論理手段と、上記遅延手段
の出力とスタンドバイ入力信号との論理積を取り、この
論理積信号で発振回路の動作を制御することにより、ス
タンドバイ入力信号でスタンドバイモードが指示されて
から、上記遅延手段による遅延時間経過後に発振回路を
停止させる第３の論理手段とで構成したものである。
［発明の実施例］ 以下、この発明の一実施例について図面を参照して説明
する。第１図におけるパワーセーブ信号入力端子１１か
ら入力されるパワーセーブ信号（スタンドバイ入力信
号）▲▼は、負論理アンドゲート１２の一方の入力
端に供給される。上記アンドゲート１２の他方の入力端
には、ラッチ回路１３の出力が供給される。このラッチ
回路１３には、データＤINおよび書き込み信号ＷＲが供
給され、リセット信号▲▼によってリセットされ
る。上記アンドゲート１２の出力は、インバータ１４の
入力端および遅延回路１５の入力端にそれぞれ供給され
る。上記インバータ１４の出力は、負論理ノアゲート１
６の一方の入力端に供給される。このノアゲート１６の
他方の入力端には、リセット信号▲▼が供給され
る。そして、このノアゲート１６の出力端から内部回路
のリセット信号▲▼を得る。また、上記遅延回路
１５の出力は、インバータ１７の入力端に供給され、こ
のインバータ１７の出力が負論理アンドゲート１８の一
方の入力端に供給される。このアンドゲート１８の他方
の入力端には、上記パワーセーブ信号▲▼が供給さ
れ、その出力が発振回路１９およびインバータ２０に供
給される。上記発振回路１９の発振出力は、クロック分
周回路２１に供給され、このクロック分周回路２１によ
る分周出力がナンドゲート２２，２３の一方の入力端に
供給される。これらナンドゲート２２，２３の他方の入
力端にはそれぞれ、上記インバータ２０の出力が供給さ
れ、その出力端からクロック信号φ１，φ２を得る。
する。第１図におけるパワーセーブ信号入力端子１１か
ら入力されるパワーセーブ信号（スタンドバイ入力信
号）▲▼は、負論理アンドゲート１２の一方の入力
端に供給される。上記アンドゲート１２の他方の入力端
には、ラッチ回路１３の出力が供給される。このラッチ
回路１３には、データＤINおよび書き込み信号ＷＲが供
給され、リセット信号▲▼によってリセットされ
る。上記アンドゲート１２の出力は、インバータ１４の
入力端および遅延回路１５の入力端にそれぞれ供給され
る。上記インバータ１４の出力は、負論理ノアゲート１
６の一方の入力端に供給される。このノアゲート１６の
他方の入力端には、リセット信号▲▼が供給され
る。そして、このノアゲート１６の出力端から内部回路
のリセット信号▲▼を得る。また、上記遅延回路
１５の出力は、インバータ１７の入力端に供給され、こ
のインバータ１７の出力が負論理アンドゲート１８の一
方の入力端に供給される。このアンドゲート１８の他方
の入力端には、上記パワーセーブ信号▲▼が供給さ
れ、その出力が発振回路１９およびインバータ２０に供
給される。上記発振回路１９の発振出力は、クロック分
周回路２１に供給され、このクロック分周回路２１によ
る分周出力がナンドゲート２２，２３の一方の入力端に
供給される。これらナンドゲート２２，２３の他方の入
力端にはそれぞれ、上記インバータ２０の出力が供給さ
れ、その出力端からクロック信号φ１，φ２を得る。
なお、上記パワーセーブ信号ＰＳは、割込要求信号▲
▼として内部回路に供給される。
▼として内部回路に供給される。
なお、上記遅延回路１５は、例えば縦続接続されたクロ
ックドインバータから成り、これらクロックドインバー
タはそれぞれ上記アンドゲート２２，２３から出力され
るクロック信号φ１，φ２が交互に供給されて制御され
るようになっている。
ックドインバータから成り、これらクロックドインバー
タはそれぞれ上記アンドゲート２２，２３から出力され
るクロック信号φ１，φ２が交互に供給されて制御され
るようになっている。
次に、上記のような構成において第２図のタイミングチ
ャートを参照しつつ動作を説明する。時刻ｔ０にリセッ
ト信号▲▼がハイ（“Ｈ”）レベルに設定される
と、ラッチ回路１３のスタンドバイイネーブルフラグ
は、クリアされた状態で、ＷＲ信号の受けつけ可能な状
態になる。この時、リセット信号▲▼の“Ｈ”レベ
ルによりノアゲート１６の出力▲▼も“Ｈ”レベ
ルとなる。次に時刻ｔ１にはパワーセーブ信号▲▼
がロー（“Ｌ”）レベルとなると、アンドゲート１２の
出力が“Ｈ”レベル、インバータ１４の出力が“Ｌ”レ
ベルとなり、ノアゲート１６の出力▲▼が“Ｌ”
レベルとなって内部回路が初期化される。次に、遅延回
路１５による遅延時間Δｔだけ遅れて上記アンドゲート
１２の“Ｈ”レベルがインバータ１７を介してアンドゲ
ート１８の一方の入力端に伝達され、この時上記アンド
ゲート１８の他方の入力端に供給されるパワーセーブ信
号▲▼が“Ｌ”レベルであるので、アンドゲート１
８の出力が“Ｈ”レベルとなる。これによって、発振回
路１９を構成するノアゲート１９ａの出力が“Ｌ”レベ
ルとなって、この発振回路１９の発振が停止される。こ
の時、インバータ２０の出力は“Ｌ”レベルとなり、内
部クロックφ１，φ２は“Ｈ”レベルに設定される（時
刻ｔ２）。この処理中、パワーセーブ信号▲▼が
“Ｌ”レベルとなると割込みが発生するが、ノアゲート
１６の出力▲▼が“Ｌ”レベルとなって内部回路
が初期化されるため、この割込要求は意味を持たない。
なお、この割込みに対しては、割込イネーブルフラグを
設け、このフラグと上記割込要求信号との論理積により
割込要求を発生するようにしても良い。
ャートを参照しつつ動作を説明する。時刻ｔ０にリセッ
ト信号▲▼がハイ（“Ｈ”）レベルに設定される
と、ラッチ回路１３のスタンドバイイネーブルフラグ
は、クリアされた状態で、ＷＲ信号の受けつけ可能な状
態になる。この時、リセット信号▲▼の“Ｈ”レベ
ルによりノアゲート１６の出力▲▼も“Ｈ”レベ
ルとなる。次に時刻ｔ１にはパワーセーブ信号▲▼
がロー（“Ｌ”）レベルとなると、アンドゲート１２の
出力が“Ｈ”レベル、インバータ１４の出力が“Ｌ”レ
ベルとなり、ノアゲート１６の出力▲▼が“Ｌ”
レベルとなって内部回路が初期化される。次に、遅延回
路１５による遅延時間Δｔだけ遅れて上記アンドゲート
１２の“Ｈ”レベルがインバータ１７を介してアンドゲ
ート１８の一方の入力端に伝達され、この時上記アンド
ゲート１８の他方の入力端に供給されるパワーセーブ信
号▲▼が“Ｌ”レベルであるので、アンドゲート１
８の出力が“Ｈ”レベルとなる。これによって、発振回
路１９を構成するノアゲート１９ａの出力が“Ｌ”レベ
ルとなって、この発振回路１９の発振が停止される。こ
の時、インバータ２０の出力は“Ｌ”レベルとなり、内
部クロックφ１，φ２は“Ｈ”レベルに設定される（時
刻ｔ２）。この処理中、パワーセーブ信号▲▼が
“Ｌ”レベルとなると割込みが発生するが、ノアゲート
１６の出力▲▼が“Ｌ”レベルとなって内部回路
が初期化されるため、この割込要求は意味を持たない。
なお、この割込みに対しては、割込イネーブルフラグを
設け、このフラグと上記割込要求信号との論理積により
割込要求を発生するようにしても良い。
次に、パワーセーブモードの解除方法について説明す
る。まず、リセット信号▲▼を“Ｌ”レベルに設定
し（時刻ｔ２）、次にパワーセーブ信号▲▼を
“Ｈ”レベルに設定する（時刻ｔ４）。これによって、
アンドゲート１８の出力が“Ｌ”レベルとなると、発振
回路１９が再び発振し始め、内部同期信号φ１，φ２が
発生される。その後、リセット信号▲▼を“Ｈ”レ
ベルに設定する。これによるラッチ回路１３のリセット
終了後、ラッチ回路１３のスタンドバイイネーブルフラ
グをセットし、パワーセーブ信号▲▼をインヒビッ
トする。この時、パワーセーブ信号▲▼を“Ｌ”レ
ベルに設定すると、スタンドバイモードへの遷移は起こ
らず割込みが発生する。ユーザはこの割込みのルーチン
で必要なデータの処理を行ない、最後にソフトウェアに
よりスタンドバイイネーブルフラグをクリアする。この
時、パワーセーブ信号▲▼が“Ｌ”レベルであるの
で、割込み前の初期状態に戻る。
る。まず、リセット信号▲▼を“Ｌ”レベルに設定
し（時刻ｔ２）、次にパワーセーブ信号▲▼を
“Ｈ”レベルに設定する（時刻ｔ４）。これによって、
アンドゲート１８の出力が“Ｌ”レベルとなると、発振
回路１９が再び発振し始め、内部同期信号φ１，φ２が
発生される。その後、リセット信号▲▼を“Ｈ”レ
ベルに設定する。これによるラッチ回路１３のリセット
終了後、ラッチ回路１３のスタンドバイイネーブルフラ
グをセットし、パワーセーブ信号▲▼をインヒビッ
トする。この時、パワーセーブ信号▲▼を“Ｌ”レ
ベルに設定すると、スタンドバイモードへの遷移は起こ
らず割込みが発生する。ユーザはこの割込みのルーチン
で必要なデータの処理を行ない、最後にソフトウェアに
よりスタンドバイイネーブルフラグをクリアする。この
時、パワーセーブ信号▲▼が“Ｌ”レベルであるの
で、割込み前の初期状態に戻る。
なお、スタンドバイモードの不必要なアプリケーション
では、上記割込モードにおいてスタンドバイイネーブル
フラグをセットしたままにすることにより割込機能のみ
を利用できる。
では、上記割込モードにおいてスタンドバイイネーブル
フラグをセットしたままにすることにより割込機能のみ
を利用できる。
このような構成によれば、次に記すような種々の効果が
得られる。
得られる。
まず、スタンドバイモード入力信号により割込みが発生
し、この割込みルーチン内でソフトウェアによりスタン
ドバイモードに遷移できるので、モード遷移前の事前処
理を簡単化できる。
し、この割込みルーチン内でソフトウェアによりスタン
ドバイモードに遷移できるので、モード遷移前の事前処
理を簡単化できる。
また、スタンドバイモードの不必要なユーザは、割込処
理機能のみを利用できる。
理機能のみを利用できる。
さらに、リセット後、何の処理を行なわなくても従来と
同じ使い方ができる。
同じ使い方ができる。
また、割込処理後、スタンドバイモードに遷移できるた
め、割込み時にスタックポインタによりプログラムカウ
ンタ等をセーブできるマイクロコンピュータの場合に
は、スタックポインタ自身をメモリにセーブし、発振再
開時にスタックポインタを再ロードして、リターンフロ
ムインターラプト命令を実行することによりモード遷移
直後の命令から再スタートすることも容易にできる。
め、割込み時にスタックポインタによりプログラムカウ
ンタ等をセーブできるマイクロコンピュータの場合に
は、スタックポインタ自身をメモリにセーブし、発振再
開時にスタックポインタを再ロードして、リターンフロ
ムインターラプト命令を実行することによりモード遷移
直後の命令から再スタートすることも容易にできる。
以上説明したようにこの発明によれば、スタンドバイモ
ードへの切換え時の処理を簡単化できるスタンドバイモ
ード回路が得られる。
ードへの切換え時の処理を簡単化できるスタンドバイモ
ード回路が得られる。
第１図はこの発明の一実施例に係わるスタンドバイモー
ド回路を示す図、第２図は上記第１図の回路の動作を説
明するためのタイミングチャートである。 ▲▼…パワーセーブ信号（スタンドバイ入力信
号）、▲▼…リセット信号、▲▼…内部リセ
ット信号、ＤIN…データ、ＷＲ…書き込み信号、▲
▼…割込要求信号、φ１，φ２…クロック信号、１３
…ラッチ回路、１９…発振回路、２１…クロック分周回
路。
ド回路を示す図、第２図は上記第１図の回路の動作を説
明するためのタイミングチャートである。 ▲▼…パワーセーブ信号（スタンドバイ入力信
号）、▲▼…リセット信号、▲▼…内部リセ
ット信号、ＤIN…データ、ＷＲ…書き込み信号、▲
▼…割込要求信号、φ１，φ２…クロック信号、１３
…ラッチ回路、１９…発振回路、２１…クロック分周回
路。
Claims (2)
- 【請求項１】スタンドバイ入力信号に応答して発振回路
を停止せしめ、スタンドバイモードを実現するスタンド
バイモード回路において、 書き込み信号に応答してデータをラッチし、このラッチ
したデータに応じてスタンドバイ入力信号を取り込むか
否かを設定するとともに、リセットされた時にスタンド
バイ入力信号を取り込むためのラッチ手段と、 上記ラッチ手段のラッチ出力とスタンドバイ入力信号と
の論理積を取る第１の論理手段と、 上記第１の論理手段の出力を遅延する遅延手段と、 上記第１の論理手段の出力とリセット信号との論理和を
取り、内部回路のリセット信号を出力する第２の論理手
段と、 上記遅延手段の出力とスタンドバイ入力信号との論理積
を取り、この論理積信号で発振回路の動作を制御するこ
とにより、スタンドバイ入力信号でスタンドバイモード
が指示されてから、上記遅延手段による遅延時間経過後
に発振回路を停止させる第３の論理手段と を具備することを特徴とするスタンドバイモード回路。 - 【請求項２】前記スタンドバイ入力信号を割込要求信号
としても用いることを特徴とする特許請求の範囲第１項
記載のスタンドバイモード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183647A JPH0654504B2 (ja) | 1985-08-21 | 1985-08-21 | スタンドバイモ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183647A JPH0654504B2 (ja) | 1985-08-21 | 1985-08-21 | スタンドバイモ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243763A JPS6243763A (ja) | 1987-02-25 |
| JPH0654504B2 true JPH0654504B2 (ja) | 1994-07-20 |
Family
ID=16139453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183647A Expired - Fee Related JPH0654504B2 (ja) | 1985-08-21 | 1985-08-21 | スタンドバイモ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654504B2 (ja) |
-
1985
- 1985-08-21 JP JP60183647A patent/JPH0654504B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243763A (ja) | 1987-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |