JP2513032B2 - マイクロコンピュ―タの入力制御回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータの入力制御回路に関す
る。より詳細には、本発明は、特に、プログラムにより
制御可能なノイズ除去機能を具備した新規な入力制御回
路の構成に関する。

従来の技術 マイクロコンピュータの入力制御回路では、入力信号
に重畳したノイズによる誤動作を防止するために、サン
プリング回路を備えてノイズ除去処理を行う場合が屡々
ある。

第４図は、上述のようなノイズ除去機能を有する入力
制御回路の典型的な構成を示すブロック図である。

同図に示すように、この入力制御回路は、外部装置１
に対して、サンプリング回路２を介して接続された入力
ラッチ11を備えている。ここで、サンプリング回路２に
は、リングカウンタ５を備えて、φ_１、φ_２およびφ_３
の３相のクロックを供給するクロック制御回路４が接続
されている。

外部装置１からこの入力制御回路に入力された入力信
号９はサンプリング回路２に入力され、このサンプリン
グ回路２において、正規の信号と判別された信号のみが
内部のラッチ回路11にラッチされる。従って、正規の信
号としてサンプリングされた信号以外のノイズは、サン
プリング回路２以降には伝達されない。

発明が解決しようとする課題 しかしながら、例えば、入力信号が外部回路により波
形整形されており、入力信号のノイズが及ぼす影響につ
いて特に考慮する必要がないようなシステムの場合は、
上述のような従来の入力制御回路を備えたマイクロコン
ピュータは、サンプリング回路によるノイズ除去処理に
より、却って外部入力に対する応答処理が遅くなるとい
う欠点があった。

そこで、本発明は、上記従来技術の問題点を解決し、
有効なノイズ除去機能と、入力に対する高速な応答処理
とを両立することのできる新規なマイクロコンピュータ
の入力制御回路を提供することをその目的としている。

課題を解決するための手段 即ち、本発明に従うと、外部信号入力端子と内部回路
との間にサンプリング回路を有し、このサンプリング回
路が、時系列的に発生される複数のサンプリングクロッ
クに応答して順次オンする複数のゲートを含み、それら
複数のゲートを通して前記外部信号入力端子からの入力
信号が前記内部回路に伝達されるように構成されたマイ
クロコンピュータにおいて、 前記サンプリングクロックの代わりに、前記複数のゲ
ートを同時にオンする制御信号を発生する手段を設け、
サンプリング不要時には、前記複数のゲートを全てオン
することによって、前記外部信号入力端子からの入力信
号をサンプリングなしに前記内部回路に伝達することを
特徴とするマイクロコンピュータの入力制御回路が提供
される。

作用 本発明の入力制御回路は、サンプリングクロックの代
わりに、サンプリング回路の複数のゲートを同時にオン
する制御信号を発生する手段を設け、サンプリング不要
時には、それら複数のゲートを全てオンすることによっ
て、外部信号入力端子からの入力信号をサンプリングな
しに内部回路に伝達することを特徴とする。すなわち、
サンプリング回路の複数のゲートをサンプリングクロッ
クで順次オンさせるか、サンプリング回路の複数のゲー
トを全てオンさせるかを選択することができるように構
成されていることをその主要な特徴としている。

従って、本発明に係る入力制御回路では、ノイズ除去
が必要ない場合には、サンプリング回路の複数のゲート
を全てオンにして、外部入力信号が直接内部回路へ供給
されるように動作することができる。このように、本発
明に係る入力制御回路では、必要な場合は有効なノイズ
除去処理を実行することができ、ノイズ除去処理が必要
ない場合は、入力に対する高速な応答処理を実行するこ
とができる。

以下、図面を参照して本発明をより具体的に説明する
が、以下の開示は本発明の一実施例に過ぎず、本発明の
技術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に係る入力制御回路の一構成例を示
すブロック図である。

本実施例に係る入力制御回路は、外部装置１から割込
要求信号を入力される入力制御回路であり、外部装置１
に接続されたサンプリング回路２は、割込信号発生回路
３に接続されている。サンプリング回路２は、φ_１、φ
_２およびφ_３の３相クロックをクロック制御回路４から
供給されており、クロックφ_１、φ_２およびφ_３にそれ
ぞれ呼応して入力信号をサンプリングする３組のサンプ
リング回路とAND回路2aとを含んでいる。ここで、AND回
路2aは、各サンプリング回路の出力する信号Ａ、Ｂおよ
びＣを入力されて、サンプリング回路２の出力信号とし
て信号Ｄを出力する。

第２図（ａ）および（ｂ）は、第１図に示した入力制
御回路の動作を説明するタイミングチャートである。

第２図（ａ）は、上述のような入力制御回路におい
て、ノイズ除去機能が有効である場合の動作を示してい
る。

同図に示すように、この入力制御回路に対して外部入
力装置１から入力された割込信号９は、クロックφ_１〜
φ_３でそれぞれサンプリングされて、Ａ、ＢおよびＣの
３クロック分のハイレベルが入力された場合に、内部の
割込要求信号発生回路３に割込信号Ｄとして供給され
る。

また、第２図（ｂ）は、第１図に示した回路におい
て、ノイズ除去機能を停止した場合の動作を説明するタ
イミングチャートである。

ノイズ除去機能を停止させる場合には、スイッチ回路
６〜８をオフにし、第２図（ｂ）に示すように、サンプ
リングクロックφ_１〜φ_３を常時アクティブレベルに固
定する。この場合には、割込信号９が入力されると、直
ちに割込信号として信号Ｄが割込要求信号発生回路３に
供給される。

実施例２ 第３図は、本発明に係る入力制御回路の他の構成例を
示すブロック図である。

本実施例に係る入力制御回路は、外部装置としてキー
マトリクス10を接続されており、サンプリング回路２
は、入力ラッチ11に接続されている。サンプリング回路
２は、φ_１およびφ_２の２相クロックをクロック制御回
路４から供給されておりクロックφ_１およびφ_２にそれ
ぞれ呼応して入力信号をサンプリングする１対のサンプ
リング回路とAND回路2aとを含んでいる。ここで、AND回
路2aは、各サンプリング回路の出力する信号ＥおよびＦ
を入力されて、サンプリング回路２の出力信号として信
号Ｇを出力する。

以上のように構成された入力制御装置は、以下のよう
に動作する。

外部入力装置であるキーマトリクス10から信号が入力
されると、ワンショットタイマ13が動作して所定時間経
過後サンプリングクロックφ_１を出力する。この時キー
入力信号がアクティブレベルであれば、更に、次段のワ
ンショットタイマ15が動作し、所定時間経過後サンプリ
ングクロックφ_２を出力する。

また、スイッチ回路14および16がオフ状態であれば、
クロックφ_１およびφ_２はいずれも常時オンとなり、キ
ー入力信号12が入力されると直ちに入力ラッチ11に供給
される。

発明の効果 以上説明したように、本発明に係る入力制御回路は、
サンプリング回路のサンプリングクロックを適切に制御
することにより、従来の割込制御回路およびキー入力回
路と同等のノイズ除去機能を備え、且つ、ノイズ除去機
能の必要がない場合には、外部割込に対する応答並びに
キー入力に対する処理を高速に実行することができる。

【図面の簡単な説明】

第１図は、本発明に係る入力制御回路の構成例を示すブ
ロック図であり、 第２図（ａ）および（ｂ）は、それぞれ第１図に示した
回路の各部の動作を説明するタイミングチャートであ
り、 第３図は、本発明に係る入力制御回路の他の構成例を示
すブロック図であり、 第４図は、従来の入力制御回路の典型的な構成例を示す
ブロック図である。 〔主な参照番号〕 １……外部装置、 ２……サンプリング回路、 ３……内部の割込信号発生回路、 ４……クロック制御回路、 ５……リングカウンタ、 ６、７、８……スイッチ回路、 ９……割込信号、 10……キーマトリクス、 11……入力ラッチ、 12……キー入力信号、 13、15……ワンショットタイマ、 14、16……スイッチ回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】外部信号入力端子と内部回路との間にサン
   プリング回路を有し、このサンプリング回路が、時系列
   的に発生される複数のサンプリングクロックに応答して
   順次オンする複数のゲートを含み、それら複数のゲート
   を通して前記外部信号入力端子からの入力信号が前記内
   部回路に伝達されるように構成されたマイクロコンピュ
   ータにおいて、 前記サンプリングクロックの代わりに、前記複数のゲー
   トを同時にオンする制御信号を発生する手段を設け、サ
   ンプリング不要時には、前記複数のゲートを全てオンす
   ることによって、前記外部信号入力端子からの入力信号
   をサンプリングなしに前記内部回路に伝達することを特
   徴とするマイクロコンピュータの入力制御回路。