JPH044615B2 - - Google Patents
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- Publication number
- JPH044615B2 JPH044615B2 JP58191871A JP19187183A JPH044615B2 JP H044615 B2 JPH044615 B2 JP H044615B2 JP 58191871 A JP58191871 A JP 58191871A JP 19187183 A JP19187183 A JP 19187183A JP H044615 B2 JPH044615 B2 JP H044615B2
- Authority
- JP
- Japan
- Prior art keywords
- break
- circuit
- emulator
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明マイクロコンピユータを用いたプロトタ
イプシステムを開発するためのエミユレータで用
いる同期ブレイク回路に関する。
イプシステムを開発するためのエミユレータで用
いる同期ブレイク回路に関する。
従来単独で使用していたエミユレータを複数同
時に使用する形態のマルチエミユレータシステム
において、各々のエミユレータを他のエミユレー
タに同期させて、全エミユレータを停止できるよ
うにした同期ブレイク回路を提供することを目的
としている。
時に使用する形態のマルチエミユレータシステム
において、各々のエミユレータを他のエミユレー
タに同期させて、全エミユレータを停止できるよ
うにした同期ブレイク回路を提供することを目的
としている。
本発明は、オープンコレクタゲートの論理ゲー
ト回路によつてマルチエミユレータを構成する他
のエミユレータに目的とするプログラムをエミユ
レータにかけ実行している途中で中断させる（以
下ブレイクという）ための信号を（以下ブレイク
信号という）をワイヤードオア接続によつて出力
できるとともに他のエミユレータからのブレイク
信号を入力する端子を持ち、この端子と同様の形
式をもつた他のエミユレータ端子に接続し、その
ブレイク信号によつて全エミユレータを同期して
ブレイクさせることに特徴がある。
ト回路によつてマルチエミユレータを構成する他
のエミユレータに目的とするプログラムをエミユ
レータにかけ実行している途中で中断させる（以
下ブレイクという）ための信号を（以下ブレイク
信号という）をワイヤードオア接続によつて出力
できるとともに他のエミユレータからのブレイク
信号を入力する端子を持ち、この端子と同様の形
式をもつた他のエミユレータ端子に接続し、その
ブレイク信号によつて全エミユレータを同期して
ブレイクさせることに特徴がある。
すなわち、本発明は、複数のエミユレータが同
時に使用されるマルチエミユレータシステムのそ
れぞれのエミユレータに設けられ、この複数のエ
ミユレータを同期して停止させる同期ブレイク回
路において、当該エミユレータのブレイクを指示
する信号が入力されるブレイク指示信号入力端子
と、当該エミユレータのエミユレーシヨン期間中
を指示するエミユレーシヨン信号入力端子と、他
のエミユレータの同期ブレイク回路の同じ端子に
接続されるブレイク信号端子とが設けられ、エミ
ユレーシヨン期間中の上記ブレイク指示信号によ
り生成されるブレイク信号をこのエミユレータの
コンピユータに達するゲート回路と、エミユレー
シヨン期間中にブレイク指示信号によつて生成さ
れるブレイク信号を上記ブレイク信号端子に接続
するオープンコレクタゲートと、上記ブレイク信
号端子に現れる他のエミユレータの同期のブレイ
ク回路のブレイク信号をエミユレーシヨン期間中
にこのエミユレータのコンピユータに伝達するゲ
ート回路とを備えたことを特徴とする。
時に使用されるマルチエミユレータシステムのそ
れぞれのエミユレータに設けられ、この複数のエ
ミユレータを同期して停止させる同期ブレイク回
路において、当該エミユレータのブレイクを指示
する信号が入力されるブレイク指示信号入力端子
と、当該エミユレータのエミユレーシヨン期間中
を指示するエミユレーシヨン信号入力端子と、他
のエミユレータの同期ブレイク回路の同じ端子に
接続されるブレイク信号端子とが設けられ、エミ
ユレーシヨン期間中の上記ブレイク指示信号によ
り生成されるブレイク信号をこのエミユレータの
コンピユータに達するゲート回路と、エミユレー
シヨン期間中にブレイク指示信号によつて生成さ
れるブレイク信号を上記ブレイク信号端子に接続
するオープンコレクタゲートと、上記ブレイク信
号端子に現れる他のエミユレータの同期のブレイ
ク回路のブレイク信号をエミユレーシヨン期間中
にこのエミユレータのコンピユータに伝達するゲ
ート回路とを備えたことを特徴とする。
このエミユレータを停止させるためのブレイク
信号は、自エミユレータのマイクロコンピユータ
に伝達されるとともに、オープンコレクタゲート
によつて他のエミユレータの同期ブレイク回路に
出力される。
信号は、自エミユレータのマイクロコンピユータ
に伝達されるとともに、オープンコレクタゲート
によつて他のエミユレータの同期ブレイク回路に
出力される。
また、他のエミユレータの同期ブレイク回路の
ブレイク信号出力があつたときに、このエミユレ
ータのマイクロコンピユータに伝達されてエミユ
レーシヨン期間中にブレイクされる。
ブレイク信号出力があつたときに、このエミユレ
ータのマイクロコンピユータに伝達されてエミユ
レーシヨン期間中にブレイクされる。
このように、各エミユレータは他のエミユレー
タの同期ブレイク回路のブレイク信号があつて始
めてブレイクされるため、全エミユレータが同期
してブレイクする。
タの同期ブレイク回路のブレイク信号があつて始
めてブレイクされるため、全エミユレータが同期
してブレイクする。
以下図面を参照して本発明実施例を説明する。
第１図は本発明一実施例の同期ブレイク回路の
構成を示す図である。
構成を示す図である。
この第１図において、符号ａはこのエミユレー
タを停止させるためのブレイク指示信号が入力さ
れる信号端子、符号ｂは、エミユレーシヨン期間
かそれ以外の期間かを区別する信号（以下エミユ
レーシヨン信号という。）が入力される信号端子、
符号ｃは、他のエミユレータの同期ブレイク回路
にワイヤードオア接続される信号端子であつて、
他のエミユレータから出力されるブレイク信号が
入力され、またこのエミユレータのブレイク信号
出力が出力される。また、信号端子ａの入力はア
ンド回路Ｇ１に入力され、このアンド回路Ｇ１の
他の入力には信号端子ｂの入力信号が分岐されて
入力される。このアンド回路Ｇ１の出力は単安定
回路Ｍ１に入力される。単安定回路Ｍ１の出力
は、NAND回路Ｇ２に入力され、このNAD回路
Ｇ２の出力は単安定回路Ｍ２に入力され、この単
安定回路Ｍ２の出力信号端子ｄがこのエミユレー
タのマイクロコンピユータのブレイクを認識する
ための端子に接続される。
タを停止させるためのブレイク指示信号が入力さ
れる信号端子、符号ｂは、エミユレーシヨン期間
かそれ以外の期間かを区別する信号（以下エミユ
レーシヨン信号という。）が入力される信号端子、
符号ｃは、他のエミユレータの同期ブレイク回路
にワイヤードオア接続される信号端子であつて、
他のエミユレータから出力されるブレイク信号が
入力され、またこのエミユレータのブレイク信号
出力が出力される。また、信号端子ａの入力はア
ンド回路Ｇ１に入力され、このアンド回路Ｇ１の
他の入力には信号端子ｂの入力信号が分岐されて
入力される。このアンド回路Ｇ１の出力は単安定
回路Ｍ１に入力される。単安定回路Ｍ１の出力
は、NAND回路Ｇ２に入力され、このNAD回路
Ｇ２の出力は単安定回路Ｍ２に入力され、この単
安定回路Ｍ２の出力信号端子ｄがこのエミユレー
タのマイクロコンピユータのブレイクを認識する
ための端子に接続される。
単安定回路Ｍ１の出力は、分岐されてオープン
コレクタのバツフア回路Ｇ４に入力され、このバ
ツフア回路Ｇ４の出力は信号端子ｃに接続され
る。この信号端子ｃは他のエミユレータの同期ブ
レイク回路の信号端子ｃに接続されている。また
信号端子ｃにはインバータ回路Ｇ５の入力が接続
され、このインバータ回路Ｇ５の出力は信号端子
ｂが一方の入力に接続されるNAND回路Ｇ３の
他方の入力に接続される。NAND回路Ｇ３の出
力はNAND回路Ｇ２の他方の入力に接続される。
コレクタのバツフア回路Ｇ４に入力され、このバ
ツフア回路Ｇ４の出力は信号端子ｃに接続され
る。この信号端子ｃは他のエミユレータの同期ブ
レイク回路の信号端子ｃに接続されている。また
信号端子ｃにはインバータ回路Ｇ５の入力が接続
され、このインバータ回路Ｇ５の出力は信号端子
ｂが一方の入力に接続されるNAND回路Ｇ３の
他方の入力に接続される。NAND回路Ｇ３の出
力はNAND回路Ｇ２の他方の入力に接続される。
なお、信号端子ｃには、＋5Vの電源端子が接続
されたプルアツプ抵抗である抵抗Ｒを接続するス
イツチSWが接続されている。このスイツチSW
は、マルチエミユレータを構成する中の一つのエ
ミユレータのみをオンとするためのものであり、
この場合には信号端子ｃには他のエミユレータは
接続されない。
されたプルアツプ抵抗である抵抗Ｒを接続するス
イツチSWが接続されている。このスイツチSW
は、マルチエミユレータを構成する中の一つのエ
ミユレータのみをオンとするためのものであり、
この場合には信号端子ｃには他のエミユレータは
接続されない。
次に本実施例回路の動作を第２図を参照しなが
ら説明する。
ら説明する。
マルチエミユレータを構成せずにこの回路を有
するエミユレータ単体でエミユレーシヨンを行う
場合は、信号端子ｃを開放して使用するため、こ
の信号端子ｃの信号レベルは単安定回路Ｍ１の出
力によつてのみ決定される。
するエミユレータ単体でエミユレーシヨンを行う
場合は、信号端子ｃを開放して使用するため、こ
の信号端子ｃの信号レベルは単安定回路Ｍ１の出
力によつてのみ決定される。
エミユレーシヨン信号の入力端子である信号端
子ｂが論理“１”の時、すなわちエミユレーシヨ
ン中であれば、アンド回路Ｇ１、NAND回路Ｇ
３のゲートが開き、信号端子ａおよび信号端子ｃ
からの入力信号がそれぞれアンド回路Ｇ１、
NAND回路Ｇ３の出力となる。ただしエミユレ
ーシヨン信号はアクテイブハイ（active high）
のとき論理“１”とする。この時、信号端子ａよ
りエミユレータをブレイクするための信号がアク
テイブハイで入力されれば、この信号は単安定回
路Ｍ１をトリガして一定期間のブレイク信号をア
クテイブロウで出力し、NAND回路Ｇ２で反転
し、単安定回路Ｍ２を再びトリガして出力にアク
テイブロウの一定期間のパルス信号を出力する。
子ｂが論理“１”の時、すなわちエミユレーシヨ
ン中であれば、アンド回路Ｇ１、NAND回路Ｇ
３のゲートが開き、信号端子ａおよび信号端子ｃ
からの入力信号がそれぞれアンド回路Ｇ１、
NAND回路Ｇ３の出力となる。ただしエミユレ
ーシヨン信号はアクテイブハイ（active high）
のとき論理“１”とする。この時、信号端子ａよ
りエミユレータをブレイクするための信号がアク
テイブハイで入力されれば、この信号は単安定回
路Ｍ１をトリガして一定期間のブレイク信号をア
クテイブロウで出力し、NAND回路Ｇ２で反転
し、単安定回路Ｍ２を再びトリガして出力にアク
テイブロウの一定期間のパルス信号を出力する。
一方ｌ１上の信号はバツフア回路Ｇ４を通り、
インバータ回路Ｇ５によつて反転されNAND回
路Ｇ２のもう一方の入力となるが、NAND回路
Ｇ２の出力は、先の単安定回路Ｍ１の出力信号に
よつて論理“０”になつており、新たな変化はな
く単安定回路Ｍ２は再トリガされることなく、単
発のものとなり、このエミユレータは、この単安
定回路Ｍ２の出力を認知したらブレイクする。
インバータ回路Ｇ５によつて反転されNAND回
路Ｇ２のもう一方の入力となるが、NAND回路
Ｇ２の出力は、先の単安定回路Ｍ１の出力信号に
よつて論理“０”になつており、新たな変化はな
く単安定回路Ｍ２は再トリガされることなく、単
発のものとなり、このエミユレータは、この単安
定回路Ｍ２の出力を認知したらブレイクする。
マルチエミユレータを構成してエミユレーシヨ
ンを行う場合は信号端子Ｃの信号レベルは、マル
チエミユレータを構成する他のエミユレータによ
つても制御される。
ンを行う場合は信号端子Ｃの信号レベルは、マル
チエミユレータを構成する他のエミユレータによ
つても制御される。
今、第１図の回路の信号端子ａ、信号端子ｂ、
信号端子ｃに第２図に示すａ，ｂ，ｃの信号を加
えたとすると、はじめ信号端子ｂは、論理“１”
でエミユレーシヨン中であるから、アンド回路Ｇ
１およびNAND回路Ｇ３のゲートは開いている
ので、このエミユレータをブレイクさるための信
号が信号端子ａよりアクテイブハイで入力されれ
ば、この信号は単安定回路Ｍ１をトリガして、出
力にアクテイブロウとなるt1〜t2期間のパルスを
発生され、このエミユレータをブレイクするとと
もに、オープンコレクタゲートのバツフア回路Ｇ
４を通して、他のマルチエミユレータを構成する
エミユレータをブレイクさせる。
信号端子ｃに第２図に示すａ，ｂ，ｃの信号を加
えたとすると、はじめ信号端子ｂは、論理“１”
でエミユレーシヨン中であるから、アンド回路Ｇ
１およびNAND回路Ｇ３のゲートは開いている
ので、このエミユレータをブレイクさるための信
号が信号端子ａよりアクテイブハイで入力されれ
ば、この信号は単安定回路Ｍ１をトリガして、出
力にアクテイブロウとなるt1〜t2期間のパルスを
発生され、このエミユレータをブレイクするとと
もに、オープンコレクタゲートのバツフア回路Ｇ
４を通して、他のマルチエミユレータを構成する
エミユレータをブレイクさせる。
次にマルチエミユレータを構成する他のエミユ
レータがブレイクするときは、第２図の点線で示
されるようになり信号端子ｃのt3〜t4の他のエミ
ユレータのブレイク信号はインバータ回路Ｇ５で
反転される。この時、このエミユレータはまだエ
ミユレーシヨン中なので、NAND回路Ｇ３によ
つて再び反転され、アクテイブロウとなり、
NAND回路Ｇ２によつてさらに反転され、単安
定回路Ｍ２をトリガしてこのエミユレータをブレ
イクさせる。
レータがブレイクするときは、第２図の点線で示
されるようになり信号端子ｃのt3〜t4の他のエミ
ユレータのブレイク信号はインバータ回路Ｇ５で
反転される。この時、このエミユレータはまだエ
ミユレーシヨン中なので、NAND回路Ｇ３によ
つて再び反転され、アクテイブロウとなり、
NAND回路Ｇ２によつてさらに反転され、単安
定回路Ｍ２をトリガしてこのエミユレータをブレ
イクさせる。
以上説明したように、本発明は、マルチエミユ
レータで、その中の１つのエミユレータに同期さ
せて全てのエミユレータをブレイクさせることが
できる。また、その回路構成もゲート回路で簡単
に構成できる。
レータで、その中の１つのエミユレータに同期さ
せて全てのエミユレータをブレイクさせることが
できる。また、その回路構成もゲート回路で簡単
に構成できる。
第１図は本発明によるエミユレータの同期ブレ
イク回路の一例を示す回路図。第２図は第１図に
示す回路の動作を現した一例を示したタイムチヤ
ート。 Ｍ１，Ｍ２……単安定回路、Ｇ１……アンド回
路、Ｇ２，Ｇ３……NAND回路、Ｇ４……オー
プンコレクタのバツフア回路、Ｇ５……インバー
タ回路、Ｒ抵抗器、SW……スイツチ、ｂ……エ
ミユレーシヨン信号端子およびその信号、ａ……
ブレイクさせるための信号端子およびその信号、
ｃ……ブレイク信号端子およびその信号、ｄ……
Ｍ２の出力信号端子およびその信号。
イク回路の一例を示す回路図。第２図は第１図に
示す回路の動作を現した一例を示したタイムチヤ
ート。 Ｍ１，Ｍ２……単安定回路、Ｇ１……アンド回
路、Ｇ２，Ｇ３……NAND回路、Ｇ４……オー
プンコレクタのバツフア回路、Ｇ５……インバー
タ回路、Ｒ抵抗器、SW……スイツチ、ｂ……エ
ミユレーシヨン信号端子およびその信号、ａ……
ブレイクさせるための信号端子およびその信号、
ｃ……ブレイク信号端子およびその信号、ｄ……
Ｍ２の出力信号端子およびその信号。
Claims (1)
- 【特許請求の範囲】 １ 複数のエミユレータが同時に使用されるマル
チエミユレータシステムのそれぞれのエミユレー
タに設けられ、 この複数のエミユレータを同期して停止させる
同期ブレイク回路において、 当該エミユレータのブレイクを指示する信号が
入力されるブレイク指示信号入力端子と、 当該エミユレータのエミユレーシヨン期間中を
指示するエミユレーシヨン信号入力端子と、 他のエミユレータの同期ブレイク回路の同じ端
子に接続されるブレイク信号端子と が設けられ、 エミユレーシヨン期間中の上記ブレイク指示信
号により生成されるブレイク信号をこのエミユレ
ータのコンピユータに伝達するゲート回路と、 エミユレーシヨン期間中の上記ブレイク指示信
号によつて生成されるブレイク信号を上記ブレイ
ク信号端子に接続するオープンコレクタゲート
と、 上記ブレイク信号端子に現れる他のエミユレー
タの同期ブレイク回路のブレイク信号をエミユレ
ーシヨン期間中にこのエミユレータのコンピユー
タに伝達するゲート回路と を備えたことを特徴とする同期ブレイク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187183A JPS6083144A (ja) | 1983-10-14 | 1983-10-14 | 同期ブレイク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187183A JPS6083144A (ja) | 1983-10-14 | 1983-10-14 | 同期ブレイク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083144A JPS6083144A (ja) | 1985-05-11 |
| JPH044615B2 true JPH044615B2 (ja) | 1992-01-28 |
Family
ID=16281860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19187183A Granted JPS6083144A (ja) | 1983-10-14 | 1983-10-14 | 同期ブレイク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083144A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051888A (en) * | 1988-12-30 | 1991-09-24 | Hewlett Packard Company | Data processing systems for coordinating measurement activity upon a plurality of emulators |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
-
1983
- 1983-10-14 JP JP19187183A patent/JPS6083144A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083144A (ja) | 1985-05-11 |
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