JPS5977557A - ビツトアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、汎用メモリと汎用ＣＰＵを用いたメモリシス
テムにおけるビットアクセス回路の改良に関するもので
ある。

従来、汎用メモリ及び汎用ＣＰＵ　（中央処理装置）を
用いてビット情報の書き込みを行う場合、複数の命令を
組み合わせて書き込みを行っていたため、シーケンスプ
ログラムのようにピッ１〜情報を多く処理する場合には
、命令数が多くなり、処理時間が増加してしまうという
問題があった。

本発明は、このような従来の問題を解消して、−命令で
ビットデータの書き込みかできる回路を提供することを
目的とするものである。

以下、本発明を図面に示す実施例に基づいて説明する。

第１図は、本発明の概念図を示すもので、（１）は汎用
メモリ　（以下ＲＡＭと称する。）　、（２１はビ・ノ
ドアクセス回路、（３）はコントロールハス、（４）は
アドレスバス、（５）はデータバス、（６）はデータ中
継ノ＼スである。

ビットアクセス回路（２）が持つべき機能は、ｊ）ビッ
トデータ書き込み時にはまず、パイ１〜データを読み出
し、所定のビットを修正し、しかる後そのハイドデータ
を書き込むよう制御することであり、 １１）ビットデータ読み出し時には、指定したビ・ノド
データをデータバス（５）の所定の信号線に読み出すよ
う制御することであり、 ｉｉｉ　）バイトデータ書き込み時にはデータバス（５
）のデータのみをＲＡ　Ｍ　（１，１に書き込むよう制
御することであり、また ｉｖ）ハイドデータ読み出し時にはＲＡ　Ｍ　（１，１
のデータのみをデータバス（５）に読み出すよう制御す
ることである。

第２図に具体的実施例を示して、更に詳しい説明を加え
る。同図中（１）〜（６）までの符号は第１図と共通で
ある。ビットアクセス回路〈２ンは、（７）から（２６
）までの素子から構成される。、＋７Ｌ　（９１及び（
１０１はゲート、（８）はマルチプレクサ、（１１）は
デコーダ、（１２）はカウンタであり、（１３）〜（２
６）はそれぞれ慣用のシンボルで表された論理素子であ
る。

また面はＲＡ　Ｍ　（１１セレクト信号（上のバーは、
Ｌｏｗアクティブの意味である。以下も同様。）、面は
データ書き込み信号、面はデータ読み出し信号、φはシ
ステムクロックである。上記４つの信号が、コントロー
ルバス（３）をｗＩ成する。アドレスバス（４）のうち
、ＡＯからＡｌｅは、ＲＡ　Ｍ　（１１のアドレス、Ａ
ｌｌからＡｌ１はビットアドレス、Ａｌｅはビット修正
信号、Ａｌ１はビット・バイト選択信号（Ｌｏ葬ビット
選択）である。

データバス（５）はり、からＤ７の８つの信号線から構
成される。次にビットデータの書き込み、読み出し、ハ
イドデータの書き込み、読み出しの４つの場合に分けて
具体的に動作を説明する。

（１１ビットデータ書き込み動作 命令として、鮎＝“Ｌｏｗ　　、　１７１１１−“ＩＩ
　ｉ　ｇ　Ｉ＋″。

Ｗ＋？＝“Ｌｏｗ　＋　ＡＮ５　＝　”Ｌｏｗ　”が設
定される。

すると、カウンタ（１２）がカウント動作を開始する。

カウンタ（１２）の各出力２Ｑ、　３Ｑ、　４［１，は
φのクロックによって順次出力（”　Ｈｉｇｈ　”から
”　Ｌｏｗ　　”になる）される。

（ｉ）罰が“Ｌｏｗ　”となるまでは、ＲＡ　Ｍ　＋１
．１の面及び凸は“Ｌｏｗ　　”となり、ＲＡＭ（１１
のバイトデータがデータ中継バス（６ンのＤＯからＤ７
に読み出される。そのデータはゲート（９）を通って素
子群（１５）に入力される。このとき、デークック刈５
）のＤ７には、書き込むべきビットデータがＣＰＵがら
送られてきているが、ゲート（７）によって堰止められ
ている。また、前記Ｄ７のデータとマルチプレクサ（８
）によってマルチプレクサされたＲ　Ａ　Ｍ　（１１の
ビットデータとが、素子（１３）に入力され、両人力デ
ータが異なるときのみデコーダ（１１）をイネーブルに
する。

デコーダ（１１）がイネーブルになると、ビン１−指定
による出力ＹＯからＹ７のうちのいずれか１ビツトのみ
が“Ｌｏｕ　”となり、素子群（１５）の内の１つの素
子のみがゲート９）から入力してきたバイトデータの中
の１ビツトを反転（“Ｌｏｗ　”ならば”Ｉｌｉｇｈ”
へ、“旧ｇｈ″′ならば”　Ｌｏｗ　″へ）させる。そ
してこのデータは、ゲート００）に入力される。

つまり、書き込まれるビットデータと書き込むべきビッ
トデータが一致すれば、当然反転しないことになる。

（ｉｉ）３Ｑが”Ｌ、ｏｗ”になると、ゲート００）が
イネーブルムこなり、（ｉ）の最後に述べたデータがデ
ータ中継バス（６）のＤＯからＤ７に送出される。つま
りビット修正がされる。

（ｉｉｉ）４Ｑが“Ｌｏｗ”になると、ＲＡＭ（ｇの面
が“Ｌｏｗ　”になるので、（ｉｉ　）で述べたデータ
中継バス（６）上のデータがＲＡ　Ｍ　（１１に書き込
まれる。

このように、（ｉ）ハ”イトデータ読み出し。

（＋１）ビット修正、　（山）ハイドデータ書き込みの
３動作で、ピッ１−データ書き込みを実現するが、命令
自体は初期に設定した１つでよいことがわかる。

（２）　　ビットデータ読み出し動作 命令としてＭＳ＝　”　Ｌｏｗ　、　ＲＤ＝　”　Ｌｏ
ｉｖ　　″。

面一“旧ｇｈ″＋　Ａｌ１　＝”Ｌｏｗ　″が設定され
る。

また、ＡｌｌからＡｌ１はビットアドレスを指定し、Ａ
１÷は正論理読み出し時“Ｌｏｉｙ　”、負論理読み出
し時“旧ｇｈ″とする。

すると、ＲＡ　Ｍ　＋１）の面、酉が“Ｌｏｙ　”とな
るため、データ中継バス（６）のＤｏからＤ７にはＲＡ
Ｍ（１）のデータが送出される。このときゲート（７）
は、ディスエーブルである。また、マルチプレクサ（８
）のＡ、Ｂ、Ｃ入力にはピント指定のアドレスが入力さ
れているので、マルチプレクサ（８）はデータ中継バス
（６）から入力されたデータの１ビツトのデータをＹに
出力している。このＹ出力とＡｌｅが素子（１４）に入
力されており、Ａ１．）が“ｌｌｉｇｈ″のときは前記
Ｙ出力が反転したものが素子（１４）の出力となる。

このとき、ゲート素子（１６）はイネ−１１１番こなっ
ているので、指定されたビ・ノド情報Ｇよデータノ＼゛
ス（５）のＤ７に送出されることになる。

（３）バイトデータ書き込み動作 命令として、ＭＳ＝“Ｌｏｗ　″１面面−Ｌｏｗ　”。

面＝“Ｉｌｉｇｈ”＋Ａｌ５＝“旧ｇｈ”が設定される
。

このとき、ゲー１へ（７）のＤＩＲば１１４ｇｔ＋”と
なっているため、データは右側から左側へ、つまりデー
タバス（５）からデータ中継ハス（７）へ送られる。ま
た、ＲＡ　Ｍ　ｆｌ、ｌの面がＬｏｗ　”となっている
ので、データ中継バス（６）上のデータは、ＲＡ　Ｍ　
＋１）に書き込まれる。

（４）バイトデータ読み出し動作 命令として、ＭＳ＝　”Ｌｏｗ　”　、　ＲＤ＝“Ｌｏ
ｉｖ”＋面一”旧ｇｈ″＋Ａｌ５＝“旧ｇｔ＋″が設定
される。

すると、ＲＡ　Ｍ　（］、）の面、己が“［、ｏｗ　”
となるので読み出し状態となり、データ中継バス（６）
に読み出される。このとき、ゲート（７）はイネーブル
状態であり、ＤＩＲ入力は”Ｌｏｗ　”なのでデータは
左から右、つまりデータ中継ハス（６）からデータバス
（５）に送出される。また、素子（１６）の出力は押さ
えられているので、データバス（５）のＤ７には影響を
及ぼさない。

以上述べたように、本発明によれば、ビットＷき込め、
読み出し、バイト書き込み、読み出しの４動作とも一命
令にて実行でき、特にビットアクセスが一命令にて実行
できるので、シーケンスプログラムのように多くの接点
情報ずなわらビット情報を処理するシステムに本発明を
適用することにより、命令数の大幅な削減が可能となる
効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の構成を示す概念図であり、第２図は本
発明の具体的実施例の構成を示す回路図である。 （１）：汎用メモリ （２）二ビットアクセス回路 （３）：コントロールバス （４）ニアドレスバス （５）：データハス （６）：データ中継バス （７１，（９１，００）　ニゲ−］− （８）：マルチプレクサ （１１）　　：デコーダ （１，２）　　：カウンタ （１３）〜（２６）　　：論理素子 特許出願人　　株式会社　安川電機製作所代理人　小児
　益（番より１２名）

Claims (1)

【特許請求の範囲】
1. １、汎用メモリと汎用ＣＰＵを用いたメモリシステムに
   おいて、汎用ＣＰＵが発したヒントデータ書き込め命令
   を、バイトデータ読め出し命令、所定ピント修正命令、
   パイ１〜データ書き込み命令の３つの命令に内部で変換
   して実行させる回路構成を特徴とするビットアクセス回
   路。