JPS61157955A - タグ制御方式 - Google Patents
タグ制御方式Info
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- JPS61157955A JPS61157955A JP28099884A JP28099884A JPS61157955A JP S61157955 A JPS61157955 A JP S61157955A JP 28099884 A JP28099884 A JP 28099884A JP 28099884 A JP28099884 A JP 28099884A JP S61157955 A JPS61157955 A JP S61157955A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、タグを付加したデータを処理するデータ処理
装置においてメモリ上にデータ部とタグ部とを分離して
記憶せしめたセルを中央処理装置が同一アドレスを用い
同時にアクセス出来るようにしたタグ制御方式に関する
ものものである。
装置においてメモリ上にデータ部とタグ部とを分離して
記憶せしめたセルを中央処理装置が同一アドレスを用い
同時にアクセス出来るようにしたタグ制御方式に関する
ものものである。
従来のタグ付データ処理方式としては、メモリ装置のデ
ータ幅を１つのセルとしてタグ及びデータを格納する方
式と、２語を１つのセルとして１語にタグを格納し他の
１語にデータを格納する方式とがあるが、前者は処理系
のデータ処理幅を処理系の能力以下に制限するという欠
点があり、後者はタグに大きなメモリ領域を使用し、メ
モリの使用効率が悪いという欠点があった。
ータ幅を１つのセルとしてタグ及びデータを格納する方
式と、２語を１つのセルとして１語にタグを格納し他の
１語にデータを格納する方式とがあるが、前者は処理系
のデータ処理幅を処理系の能力以下に制限するという欠
点があり、後者はタグに大きなメモリ領域を使用し、メ
モリの使用効率が悪いという欠点があった。
本発明は、上記の考察に基づくものであって、メモリ上
にデータ部とタグ部とを分離して記憶せしめることによ
り、処理系のデータ処理能力を低下させることなく、メ
モリ使用効率の高いタグ制御方式を提供することを目的
としている。
にデータ部とタグ部とを分離して記憶せしめることによ
り、処理系のデータ処理能力を低下させることなく、メ
モリ使用効率の高いタグ制御方式を提供することを目的
としている。
そしてそのため本発明のタグ制御方式は、データにデー
タの種類を示すタグを付加したセルを処理単位とするデ
ータ処理装置において、中央処理装置におけるタグを除
いたデータ部のデータｂＩ！理幅とメモリ装置のデータ
幅が等しい場合、メモリ上にタグ部とデータ部を分離し
て記憶せしめ、データを読出し又は書込むときの記憶場
所をデータ部のアドレスを以て中央処理装置がアクセス
するときに、タグ部のアドレスを自動的に生成せしめ、
データ部及びタグ部を共にアクセスできるようにしたこ
とを特徴とするものである。
タの種類を示すタグを付加したセルを処理単位とするデ
ータ処理装置において、中央処理装置におけるタグを除
いたデータ部のデータｂＩ！理幅とメモリ装置のデータ
幅が等しい場合、メモリ上にタグ部とデータ部を分離し
て記憶せしめ、データを読出し又は書込むときの記憶場
所をデータ部のアドレスを以て中央処理装置がアクセス
するときに、タグ部のアドレスを自動的に生成せしめ、
データ部及びタグ部を共にアクセスできるようにしたこ
とを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第１図はセ
ルの構成を示す図、第２図はページ内のデータ領域とタ
グ領域の構造を示す図、第３図は本発明のタグ制御回路
の１実施例構成を示す図である。第１図に示すように、
セルＣはタグＴとデータＤから構成されている。メモリ
上の一定の領域Ｐをページと呼ぶこととすると、セルＣ
をメモリ上に記憶せしめるために、ページＰをデータ領
域とタグ領域とに分離せしめ、第２図に示すように、セ
ルＣ１のデータＤ１をデータ領域に格納し、タグＴｉを
タグ領域に格納する。例えば、ｌページが５ｏｏｏバイ
ト、データ幅が４バイト、タグを１ハイドとすると、デ
ータ領域は４０００バイト、タグ領域は１０００バイト
の大きさを有している。１ページの先頭をθ番地、デー
タＤ、のアドレスをｄ番地、タグＴ、のアドレスをｔ番
地とすると、ｔ＝ｄ／４＋４０００ と定義することによりデータＤ、のアドレスよりタグＴ
、のアドレスを生成することが出来る。
ルの構成を示す図、第２図はページ内のデータ領域とタ
グ領域の構造を示す図、第３図は本発明のタグ制御回路
の１実施例構成を示す図である。第１図に示すように、
セルＣはタグＴとデータＤから構成されている。メモリ
上の一定の領域Ｐをページと呼ぶこととすると、セルＣ
をメモリ上に記憶せしめるために、ページＰをデータ領
域とタグ領域とに分離せしめ、第２図に示すように、セ
ルＣ１のデータＤ１をデータ領域に格納し、タグＴｉを
タグ領域に格納する。例えば、ｌページが５ｏｏｏバイ
ト、データ幅が４バイト、タグを１ハイドとすると、デ
ータ領域は４０００バイト、タグ領域は１０００バイト
の大きさを有している。１ページの先頭をθ番地、デー
タＤ、のアドレスをｄ番地、タグＴ、のアドレスをｔ番
地とすると、ｔ＝ｄ／４＋４０００ と定義することによりデータＤ、のアドレスよりタグＴ
、のアドレスを生成することが出来る。
第３図は本発明のタグ制御回路の１実施例構成を示す図
である。第３図において、ｌはアドレス・レジスタ、２
は語選択部、３はＭＰＸ制御部、４は定数格納部、５は
加算回路、６はタグ・データ切換回路、７はマルチプレ
クサ、８と９はマルチプレクサ／選択回路、１０はタグ
格納部、１１はデータ格納部をそれぞれ示している。
である。第３図において、ｌはアドレス・レジスタ、２
は語選択部、３はＭＰＸ制御部、４は定数格納部、５は
加算回路、６はタグ・データ切換回路、７はマルチプレ
クサ、８と９はマルチプレクサ／選択回路、１０はタグ
格納部、１１はデータ格納部をそれぞれ示している。
アドレス・レジスタ１は中央処理装置がセルをアクセス
する時のアドレスを保持するものである。
する時のアドレスを保持するものである。
ＭＰＸ制御部３には、アドレス・レジスタ１の下位２ビ
ツトが格納され、語選択部２にはアドレス・レジスタの
下位２ビツトを除く部分が格納される。ＭＰＸ制御部３
は、マルチプレクサ／選択回路９を制御するものである
。定数格納部４には、定数（例えば４０００）が格納さ
れる。タグ・データ切換回路６は、データのアクセス時
にはアドレス・レジスタ１の内容がメモリ装置に送られ
るようにマルチプレクサ７を制御し、タグがアクセスさ
れる時には加算回路５の加算結果がメモリ装置に送られ
るようにマルチプレクサ７を制御する。また、タグ・デ
ータ切換回路６は、データの読出しアクセスの時はメモ
リ装置からの読出しデータがデータ格納部１１に送られ
るようにマルチプレクサ／選択回路８を制御し、タグの
読出しアクセスの時はメモリ装置からの読出しデータが
マルチプレクサ／選択回路９に□送られるようにマルチ
プレクサ／選択回路８を制御する。更に、タグ・データ
切換回路６は、データ書込みの時はデータ格納部１１の
データがメモリ装置に送られるようにマルチプレクサ／
選択回路８を制御し、タグの書込みの時はタグ格納部１
０のタグがメモリ装置に送られるようにマルチプレクサ
／選択回路８を制御する。マルチプレクサ７は、タグ・
データ切換回路６の指示に従ってアドレス・レジスタ１
からの出力又は加算回路５の出力の中の何れか一方をメ
モリ装置に対して出力する。メモリ装置は一度にｌｔバ
イトのデータを読み／書きするものである。
ツトが格納され、語選択部２にはアドレス・レジスタの
下位２ビツトを除く部分が格納される。ＭＰＸ制御部３
は、マルチプレクサ／選択回路９を制御するものである
。定数格納部４には、定数（例えば４０００）が格納さ
れる。タグ・データ切換回路６は、データのアクセス時
にはアドレス・レジスタ１の内容がメモリ装置に送られ
るようにマルチプレクサ７を制御し、タグがアクセスさ
れる時には加算回路５の加算結果がメモリ装置に送られ
るようにマルチプレクサ７を制御する。また、タグ・デ
ータ切換回路６は、データの読出しアクセスの時はメモ
リ装置からの読出しデータがデータ格納部１１に送られ
るようにマルチプレクサ／選択回路８を制御し、タグの
読出しアクセスの時はメモリ装置からの読出しデータが
マルチプレクサ／選択回路９に□送られるようにマルチ
プレクサ／選択回路８を制御する。更に、タグ・データ
切換回路６は、データ書込みの時はデータ格納部１１の
データがメモリ装置に送られるようにマルチプレクサ／
選択回路８を制御し、タグの書込みの時はタグ格納部１
０のタグがメモリ装置に送られるようにマルチプレクサ
／選択回路８を制御する。マルチプレクサ７は、タグ・
データ切換回路６の指示に従ってアドレス・レジスタ１
からの出力又は加算回路５の出力の中の何れか一方をメ
モリ装置に対して出力する。メモリ装置は一度にｌｔバ
イトのデータを読み／書きするものである。
マルチプレクサ／選択回路８は、読出しの場合は選択回
路として動作し、タグ・データ切換回路６の指示に従っ
てメモリ装置からの読出しデータをデータ格納部１１又
はマルチプレクサ／選択回路９の何れか一方に送り、書
込みの場合はマルチプレクサとして動作し、タグ・デー
タ切換回路６の指示に従ってマルチプレクサ／選択回路
９の出力又はデータ格納部１１からの出力の何れか一方
を出力する。バスＢｌ及びＢ２のハス幅は４ノ＼イトで
ある。マルチプレクサ／選択回路９は、読出しの場合は
ＭＰＸ制御部３の指示に従ってパスＢ。
路として動作し、タグ・データ切換回路６の指示に従っ
てメモリ装置からの読出しデータをデータ格納部１１又
はマルチプレクサ／選択回路９の何れか一方に送り、書
込みの場合はマルチプレクサとして動作し、タグ・デー
タ切換回路６の指示に従ってマルチプレクサ／選択回路
９の出力又はデータ格納部１１からの出力の何れか一方
を出力する。バスＢｌ及びＢ２のハス幅は４ノ＼イトで
ある。マルチプレクサ／選択回路９は、読出しの場合は
ＭＰＸ制御部３の指示に従ってパスＢ。
」二の４バイト・データの中の１ハイド・データを選択
してタグ格納部１０に送り、書込みの場合はＭＰＸ制御
部３の指示に従ってタグ格納部１０のタグをバスＢ、の
指示されたバイト位置に乗せる。
してタグ格納部１０に送り、書込みの場合はＭＰＸ制御
部３の指示に従ってタグ格納部１０のタグをバスＢ、の
指示されたバイト位置に乗せる。
なお、タグ格納部ＩＯとデータ格納部１１は中央処理装
置の中に存在するものと考えて良い。
置の中に存在するものと考えて良い。
次に第３図の実施例の動作を説明する。中央処理装置が
セルをアクセスするときのアドレスはアドレス・レジス
タ１に保持されており、このアドレスによるセルの読出
しの場合は、アドレスはマルチプレクサ７を介してメモ
リ装置に送られ、メモリ装置から読出された４バイトの
データはマルチプレクサ／選択回路８を介しデータ格納
部１１に格納される。アドレスの下位２ビツトはＭＰＸ
制御部３に、下位２ビツトを除いた部分は語選択部２に
格納され、語選択部２の内容に定数格納部４の内容を加
算回路５により加算してタグのアドレスを生成し、タグ
・データ切換回路６の制御により、マルチプレクサ７を
介してメモリ装置に送られ、メモリ装置から読み出され
たタグはマルチプレクサ／選択回路８を介してマルチプ
レクサ／選択回路９に送られ、マルチプレクサ／選択回
路９の制御により当該データに対応するタグを切出し、
タグ格納部１０に格納し、セルの読出しが完了する。
セルをアクセスするときのアドレスはアドレス・レジス
タ１に保持されており、このアドレスによるセルの読出
しの場合は、アドレスはマルチプレクサ７を介してメモ
リ装置に送られ、メモリ装置から読出された４バイトの
データはマルチプレクサ／選択回路８を介しデータ格納
部１１に格納される。アドレスの下位２ビツトはＭＰＸ
制御部３に、下位２ビツトを除いた部分は語選択部２に
格納され、語選択部２の内容に定数格納部４の内容を加
算回路５により加算してタグのアドレスを生成し、タグ
・データ切換回路６の制御により、マルチプレクサ７を
介してメモリ装置に送られ、メモリ装置から読み出され
たタグはマルチプレクサ／選択回路８を介してマルチプ
レクサ／選択回路９に送られ、マルチプレクサ／選択回
路９の制御により当該データに対応するタグを切出し、
タグ格納部１０に格納し、セルの読出しが完了する。
今、アドレスが４番地（２進表現でｒｌ ＯＯｊ）、定
数の値が４０００であったと仮定する。まず、４番地か
ら４バイトのデータが読出され、データ格納部１１に格
納される。次に４００１番地の４ハイドのデータが読出
され、その内の０バイト目（４バイト・データの先頭の
）データがタグ格納部１０に格納される。
数の値が４０００であったと仮定する。まず、４番地か
ら４バイトのデータが読出され、データ格納部１１に格
納される。次に４００１番地の４ハイドのデータが読出
され、その内の０バイト目（４バイト・データの先頭の
）データがタグ格納部１０に格納される。
セルの書込みの場合は、データ格納部１１のデータがマ
ルチプレクサ／選択回路８を介してメモリ装置に書込ま
れ、タグ格納部１０のタグがマルチプレクサ／選択回路
９．８を介してメモリ装置に書込まれる。
ルチプレクサ／選択回路８を介してメモリ装置に書込ま
れ、タグ格納部１０のタグがマルチプレクサ／選択回路
９．８を介してメモリ装置に書込まれる。
以上の説明から明らかなように、本発明によれば、メモ
リ内にデータとタグとを分離して記憶せしめ、且つデー
タ部のアドレスからタグ部のアドレスを生成せしめ、中
央処理装置がセルのデータ部とタグ部を同時にアクセス
できるよう構成されているので、セルをアクセスする制
御が単純であり、しかもメモリの使用効率が高いという
効果を奏することが出来る。
リ内にデータとタグとを分離して記憶せしめ、且つデー
タ部のアドレスからタグ部のアドレスを生成せしめ、中
央処理装置がセルのデータ部とタグ部を同時にアクセス
できるよう構成されているので、セルをアクセスする制
御が単純であり、しかもメモリの使用効率が高いという
効果を奏することが出来る。
第１図はセルの構成を示す図、第２図はページ内におけ
るデータとタグの格納方式を説明する図、第３図はタグ
制御回路の１実施例構成を示す図である。 １・・・アドレス・レジスタ、２・・・語選択部、３・
・・ＭＰＸ制御部、４・・・定数格納部、５・・・加算
回路、６・・・タグ・データ切換回路、７・・・マルチ
プレクサ、８と９・・・マルチプレクサ／選択回路、１
０・・・タグ格納部、１１・・・データ格納部。 特許出願人 冨士通株式会社 代理人弁理士 京 谷 四 部 Ｄ
るデータとタグの格納方式を説明する図、第３図はタグ
制御回路の１実施例構成を示す図である。 １・・・アドレス・レジスタ、２・・・語選択部、３・
・・ＭＰＸ制御部、４・・・定数格納部、５・・・加算
回路、６・・・タグ・データ切換回路、７・・・マルチ
プレクサ、８と９・・・マルチプレクサ／選択回路、１
０・・・タグ格納部、１１・・・データ格納部。 特許出願人 冨士通株式会社 代理人弁理士 京 谷 四 部 Ｄ
Claims (1)
- データにデータの種類を示すタグを付加したセルを処理
単位とするデータ処理装置において、中央処理装置にお
けるタグを除いたデータ部のデータ処理幅とメモリ装置
のデータ幅が等しい場合、メモリ上にタグ部とデータ部
を分離して記憶せしめ、データを読出し又は書込むとき
の記憶場所をデータ部のアドレスを以て中央処理装置が
アクセスするときに、タグ部のアドレスを自動的に生成
せしめ、データ部及びタグ部を共にアクセスできるよう
にしたことを特徴とするタグ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28099884A JPS61157955A (ja) | 1984-12-28 | 1984-12-28 | タグ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28099884A JPS61157955A (ja) | 1984-12-28 | 1984-12-28 | タグ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61157955A true JPS61157955A (ja) | 1986-07-17 |
Family
ID=17632836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28099884A Pending JPS61157955A (ja) | 1984-12-28 | 1984-12-28 | タグ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61157955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207828A (ja) * | 1988-02-16 | 1989-08-21 | Agency Of Ind Science & Technol | 内蔵型タグ付きデータ処理装置 |
-
1984
- 1984-12-28 JP JP28099884A patent/JPS61157955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207828A (ja) * | 1988-02-16 | 1989-08-21 | Agency Of Ind Science & Technol | 内蔵型タグ付きデータ処理装置 |
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