JPH02123426A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明のマイクロプロセッサは、割込み発生時等に、内
部レジスタ群の内容を外部メモリ又は内蔵メモリへ一斉
退避し、割込み終了時に、内部レジスタの内容を復帰す
るマイクロプロセッサに関する。

〔従来の技術〕

第２図は、内部レジスタの退避、復帰機能に関連する従
来のマイクロプロセッサの構成を示すブロック図であっ
て、図中１はマイクロプロセッサである。汎用レジスタ
ファイル回路１１は、データレジスク、アドレスレジス
ク等の汎用レジスタ群からなり、制御回路１２ｂ又はデ
ータバス１３から与えられる信号に応じてレジスタセレ
クト回路１４が出力する信号に従い退避又は復帰すべき
所要レジスタが選択される。データバス入出カバソファ
１５はマイクロプロセッサ内部のデータバス１３及び外
部のデータバス３との間を転送されるデータを一時記憶
する。スタックポインタ生成回路１６は割込み処理時等
にレジスタ内容を退避させるスタック内のスタックポイ
ンタ（以下、ＳＰと省略する）のアドレスを算出し、算
出したアドレスをアドレスバス１７ヲ介してアドレス出
カバソファ１Ｂへ出力する。アドレス出力パノファ１日
はこのアドレスを−・時的に記憶し、また外部のアドレ
スバス４を介して夕１部メモリ２へ出力し、アクセスす
べきり１部メモリ２のアドレスが指定される。制御信号
出カバ、ノソア１９は１．制御回路１．２ｂから出力さ
れる動作制御信号を一時的に記憶し、またこの動作制御
信号を制御信号線５を介り、°ζ外部メモリ２に与える
。

次に動作乙こついて説明する。マイクロプロセッサｌが
外部又は内部から割込み要求を受けると、図示しない割
込み処理回路が割込み処理に必要な命令を制御回路１２
ｂへ出力し７、この命令を受は取った制御回路１．２ｂ
は退避動作に必要な制御信号を各部に与える。この制御
信号を受りたスタノクボ・インク生成回路１６は、退避
すべきレジスタ群に応し７た退避領域を、外部メ七す２
の所定領域に設Ｕたスタック内に確保すべく、退避レジ
スタの内容量に応じてアドレスを減算し７、退避内容の
書き込みを開始するアドレスをＳＰとして算出生成し、
生成したＳＰのアト１／スをアドレスバス１７を介して
アドレスバス出カバソファ１８へ出力する。アドレスバ
ス出カバソファ１８はこのＳＰのアドレスをえ、レジス
タ群の内容を退避］べきアトトスが指定される。

・方、汎用Ｌ・ジスタファ・イル回路１１は、制御回路
１２ｂからｊｊ犬られる信号ｔ、、″応しくレノスクセ
レク１回ｖ８１４が選択した１／ジスタの内容をデータ
バス１３を介してデータバス入出カバ、ノファ１５・＼
出力する。データバス入出力ハノファ】５は、この１夕
を前述の如く指定されたＳ　））からスタックのア１−
レスが増加する方向へ順次記憶させ、名レジスタの内容
を退避する。

また、割込み処理が終ｊ′シ、て退避した内容を復帰す
る際、制御回路＋２ｂから各部に復帰動作に必要な制御
信号がうえられる。この制御信号を受けたスタックポイ
ンタ生成回路１６は、Ｌ・ジスクの退避先を丞ずＳ■）
のアドレスをアドレスバス１７を介してアｌレス出力ハ
ノファ１）１へ出力し、アドレス出力へソファ１８はこ
のアドレスを外部のアドレスバス４を介してＡ部メモリ
２に与え、１に帰すべきデータを記憶しているアドレス
が指定される。

方、スタックポインタ生成回路１６はＳＰのアドレスに
所定値を加算して新しいＳＰを生成する。

制御回路１．２ｂは、復帰動作に必要な制御信号を制御
信号出力へソファ１９から制御信号線５を介して外部メ
モリ２に与え、前述の如く指定されたスタックのアｌル
スからデータを読め出し、読み出したデータを、データ
バス３からデータバス入出カバソファ１５を介し°ζ内
部のデータバス１３へ転送し、Ｌ・ジスタセレクト回路
１４が指定した汎用レジスタファイル回路１１の所定レ
ジスタに順次書き込み、内部レジスタの内容を復帰する
。

〔発明が解決しようとする課題〕

従来のマイクロプロセッサは以上のような構成であるの
で、その内容をメモリへ退避した後、再び復帰するまで
の間に値が変化しなかったレジスタに対し２ても、現レ
ジスタの値と同一・の値をメモリから読み出し、読み出
した値を書き込むため、退避、復帰処理に長時間を要し
、処理効率が低いき−いう問題があった。

本発明は、−のような問題を解決するためになされたも
のであ、で、メモリー・退避したレジスタの内容を復帰
する際、退避している間に値が変化したレジスタに対し
てのみ退避前の値を書き込む処理すＪ率が高いマイクロ
プロセッサの提供を目的とする。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、一斉退避中に、その内
容が変更されたレジスタにフラグを付与する手段と、復
帰する際、各レジスタのフラグの有無を検出し、フラグ
が４１与されたレジスタのみの内容をメモリから読み出
して該レジスタに書き込む手段とを備えたことを特徴と
する。

〔作用〕

本発明のマイクロプロセッサは、割込み処理等が発生ず
るとＩ／レジスタ群内容をメモリヘ−斉退避し、退避中
に内容が変更されたレジスタにフラグをイ・１〜してお
き、割込み処理が終了すると、各レジスタのフラグの有
無を検出し、フラグが付与されたレジスタのみの内容を
メモリから読み出して該レジスタに書き込み、レジスタ
群の内容を退避前の状態に復帰する。

〔実施例〕

以下、本発明をその実施例を示す図面に基づき詳述する
。

第１図は内部レジスタの退避、復帰機能に関連する本発
明に係るマイクロプロセッサの構成を示すブロック図で
あって、図中１はマイクロプロセッサである。汎用レジ
スタファイル回路１１は、データレジスタ、アドレスレ
ジスタ等の汎用レジスタ群からなり、各レジスタはその
内容が変更されたか否かを示すフラグビットを有する。

レジスタ変更フラグ管理回路２０は、レジスタの内容を
退避する際、これらのフラグビットをクリアし、また退
避期間中にレジスタの値が変更された際、対応するフラ
グビットに所定値を書き込む。さらに、汎用レジスタフ
ァイル回路１１は、制御回路１２８から与えられる信号
に応じてレジスタセレクト回路１４が出力する信号に従
い、退避又は復帰すべき所要レジスタが選択される。デ
ータバス入出カバソファ１５はマイクロプロセッサ内部
のデータバス１３及び外部のデータバス３との間を転送
されるデータを一時記憶する。スタックポインタ生成回
路１６はＳＰのアドレスを算出し、算出したアドレスを
アドレスバス１７を介してアドレス出カバソファ１８へ
出力する。アドレス出カバソファ１８はこのアドレスを
一時的に記憶し、また外部のアドレスバス４を介して外
部メモリ２へ出力し、アクセスすべき外部メモリ２のア
ドレスが指定される。制御信号比カバソファ１９は、制
御回路１２ｂから出力される動作制御信号を一時的に記
憶し、またこの動作制御信号を制御信号線５を介してメ
モリ２に与える。

次に動作について説明する。マイクロプロセッサ１が外
部又は内部から割込み要求を受けると、図示しない割込
み処理回路が割込み処理に必要な命令を制御回路１２ｂ
へ出力し、この命令を受は取った制御回路１２ｂは退避
動作に必要な制御信号を各部に与える。この制御信号を
受けたスタックポインタ生成回路１６は、退避すべきレ
ジスタ群に応じた退避領域を外部メモリ２の所定領域に
設けたスタック内に確保すべく、退避レジスタの内容量
に応じてスタックのアドレスを減算し、退避内容の書き
込みを開始するアドレスをＳＰとして算出し、算出した
ＳＰのアドレスをアドレスバス１７を介してアドレスバ
ス出力バッファ１８へ出カスる。

アドレスバス出力バッファ１８はこのＳＰのアドレスを
外部のアドレスバス４を介して外部メモリ２に与え、レ
ジスタ群の内容を退避すべきアドレスを指定する。

一方、レジスタセレクト回路１４は制御回路１２ａから
与えられる信号に応じて、退避すべきレジスタ群を選択
するとともに選択したレジスタ群を特定する信号をレジ
スタ変更フラグ管理回路２０へ出力し、レジスタ変更フ
ラグ管理回路２０はこれらレジスタ群のフラグをクリア
する。汎用レジスタファイル回路１１は、レジスタセレ
クト回路１４が選択したレジスタの内容をデータバス１
３を介してデータバス入出カバソファ１５へ出力する。

データバス入出カバソファ１５は、このデータを前述の
如く指定されたＳＰからスタックのアドレス増加方向へ
順次記憶させ、各レジスタの内容を退避する。

割込み処理の実行中にレジスタの内容が変更された場合
、レジスタ変更フラグ管理回路２ｏは内容が変更された
レジスタにフラグを付与する。

割込み処理が終了して退避した内容を復帰する際、制御
回路１２ｂから各部に復帰動作に必要な制御信号が与え
られる。この制御信号を受けたスタックポインタ生成回
路１６は、レジスタの退避先を示すＳＰのアドレスをア
ドレスバス１７を介してアドレス出カバソファ１８へ出
力し、アドレス出カバソファ１８はこのアドレスを外部
のアドレスバス４を介して外部メモリ２に与え、復帰す
べきデータを記憶しているスタックのＳＰが指定される
。また、スタックポインタ生成回路１６はＳＰのアドレ
スに所定値を加算して新しいｓｐを生成する。

一方、レジスタ変更フラグ管理回路２ｏは、レジスタセ
レクト回路１４が指定したレジスタ群それぞれのフラグ
値を制御回路１２ａへ出力し、制御回路１２ａは各レジ
スタのフラグの有無を検出し、内容が変更されてフラグ
が付与されたレジスタのアドレスを７１゛レスパス出カ
バソフア１８からアドレスバス４を介して外部メモリ２
に与える。制御回路１２ａは、復帰動作に必要な制御信
号を制御信号出カバノファ１９から制御信号線５を介し
て外部メモリ２に与え、外部メモリ２は前述の如くアド
レスが指定された内容変更を伴うレジスタの内容を読み
出し、このデータをデータバス３からデータバス入出カ
バソファ１５を介Ｕ２て内部のデータバス１３−＼転送
し、退避前のレジスタの内容を該当レジスタに書き込む
。また、レジスタにフラグがイ→与されていない場合、
制御回路１２ａは直ちに次の処理へ移行すべく制御し、
各レジスタのフラグの有無を検出しなから１／ジスタの
内容を復帰する。

なお、本実施例では、内部レジスタの内容を外部メモリ
へ退避する構成としたが、内蔵メモリへ退避する構成と
し”ζもよく、その場合も同様の効果が得られる。

〔発明の効果〕

本発明のマイクロプロセッサは、割込み処理時に退避の
対象となる内部レジスタ群それぞれに内容変更の有無を
示すフラグビット否設け、−斉退避時にこのフラグをク
リアするとともｔ７こ、一斉退避中にその内容に変更が
生したＩ／ジスタにフラグを付Ｊ−５シ、割込み処理終
了ｌ＆にレジスタの内容を復帰する際にこのフラグの有
無を検出し、内容に変更が生したレジスタのみの内容を
退避メモリから読み出して該当レジスタに書き込む構成
とし７たため、割込み先住に伴う一斉退避及び復帰処理
に要する時間が短縮され、処理効率を向１さ（るという
優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセッサの構成を示ず
ブｔｉツク図、第２図は従来のマイクロプロセッサ・の
構成を示すブロック図である。 １・・・マイクロプロセッサ・　２・・・外部メモリ３
・・・データバス　４・・・アドレスバス　５・・・Ｉ
Ｉ　ｍ　（８号線　１１・・・汎用レジスタファイル回
路　１２・・・制御回路　１３・・・データバス　１４
・・・レジスタセレクト回路１５・・・データバス入出
カバソファ　１６・・・スタックポインタ生成回路　１
７・・・アト１／スバス　１８・・・アドレスバス出力
バッファ　１９・・・制御信号出カバソファ　２０・・
・レジスタ変更フラグ管理回路なお、図中、同一符号は
同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、レジスタ群の内容をメモリへ一斉退避し、また、退
   避してある内容を読み出してレジスタに書き込み、前記
   レジスタ群の内容を復帰するマイクロプロセッサにおい
   て、 一斉退避中に、その内容が変更されたレジ スタにフラグを付与する手段と、 復帰する際、各レジスタのフラグの有無を 検出し、フラグが付与されたレジスタのみの内容をメモ
   リから読み出して該レジスタに書き込む手段と を備えたことを特徴とするマイクロプロセ ッサ。