JPH0244455A - Ｆｉｆｏ装置 - Google Patents
Ｆｉｆｏ装置Info
- Publication number
- JPH0244455A JPH0244455A JP63196558A JP19655888A JPH0244455A JP H0244455 A JPH0244455 A JP H0244455A JP 63196558 A JP63196558 A JP 63196558A JP 19655888 A JP19655888 A JP 19655888A JP H0244455 A JPH0244455 A JP H0244455A
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- JP
- Japan
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- fifo
- address
- port
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＦＩＦＯ装置に関する。
従来の技術
マルチプロセッサシステムなどにおいて、プロセッサと
プロセッサ間のデータ転送を行なう際、その通信路とし
て、間にＦＩＦＯを用いることが多い。その場合、転送
するデータに優先度があったり、意味のことなるデータ
をランダムに転送することがある。
プロセッサ間のデータ転送を行なう際、その通信路とし
て、間にＦＩＦＯを用いることが多い。その場合、転送
するデータに優先度があったり、意味のことなるデータ
をランダムに転送することがある。
例えば、第３図に示すように、プロセッサＡの処理した
タスクを優先度の高い順にプロセッサＢが処理する場合
や、第４図に示すように、プロセッサＡ中のタスク１と
プロセッサＢ中のタスク１が通信しながら動作し、かつ
、プロセッサＡ中のタスク２とプロセッサＢ中のタスク
２が通信しながら動作する場合である。
タスクを優先度の高い順にプロセッサＢが処理する場合
や、第４図に示すように、プロセッサＡ中のタスク１と
プロセッサＢ中のタスク１が通信しながら動作し、かつ
、プロセッサＡ中のタスク２とプロセッサＢ中のタスク
２が通信しながら動作する場合である。
従来、上記のような転送を行なうためには、データにタ
グを付けるか、もしくは、ＦＩＦＯを並列に並べなけれ
ばならなかった。
グを付けるか、もしくは、ＦＩＦＯを並列に並べなけれ
ばならなかった。
タグを付ける方法は、付加するためのエンコード及びデ
コードの時間、及び、転送量の増加、さらには、優先度
の低いデータを受は取った場合に、そのデータを一時プ
ールするための余分なメモリが必要となりあまり効率が
良くない。
コードの時間、及び、転送量の増加、さらには、優先度
の低いデータを受は取った場合に、そのデータを一時プ
ールするための余分なメモリが必要となりあまり効率が
良くない。
また、ＦＩＦＯを並列に並べる方法では並べる個数によ
ってソフトウェアが限定され、かつ、ハードウェアも増
加する。
ってソフトウェアが限定され、かつ、ハードウェアも増
加する。
発明が解決しようとする課題
従来のＦＩＦＯでは、タグのエンコード、デコードに時
間が多くかかったり、複数並べることによるハードウェ
アの増加、ソフトウェアの限定化がなされる。
間が多くかかったり、複数並べることによるハードウェ
アの増加、ソフトウェアの限定化がなされる。
本発明では、かかる問題点に鑑み、並列に任意個のＦＩ
ＦＯを並べたＦＩＦＯシステムをエミュレートできるＦ
ＩＦＯ装置を提供することを目的としている。
ＦＯを並べたＦＩＦＯシステムをエミュレートできるＦ
ＩＦＯ装置を提供することを目的としている。
課題を解決するための手段
本発明は、入力アドレスポートと入力データポートから
なる入力ポートと、出力アドレスポートと出力データポ
ートからなる出力ポートと、メモリと１ｔｉｌＪ １１
１回路とフルフラグとエンプティフラグとを億え、かつ
、前記メモリ内に複数個のバッファ領域と前記バッファ
領域の先頭アドレスとライトポインタとリードポインタ
とフラグ領域からなるＦＩＦＯコントロールレコードを
複数個設け、データのライト時には、前記入力アドレス
ポートにライトすべきＦＩＦＯアドレスを書き込み、前
記制御回路により該ＦＩＦＯアドレスに対応する前記Ｆ
ＩＦＯコントロールレコードの内容を用いて前記入力デ
ータポートのデータを前記バッファ領域に書き込み、デ
ータのリード時には、前記出力アドレスポートにリード
すべきＦＩＦＯアドレスを書き込み、前記制御回路によ
り該ＦＩＦＯアドレスに対応する前記ＦＩＦＯコントロ
ールレコードの内容を用いて前記バッファ領域よりデー
タを前記出力データポートに読みだすことを特徴とする
ＦＩＦＯ装置である。
なる入力ポートと、出力アドレスポートと出力データポ
ートからなる出力ポートと、メモリと１ｔｉｌＪ １１
１回路とフルフラグとエンプティフラグとを億え、かつ
、前記メモリ内に複数個のバッファ領域と前記バッファ
領域の先頭アドレスとライトポインタとリードポインタ
とフラグ領域からなるＦＩＦＯコントロールレコードを
複数個設け、データのライト時には、前記入力アドレス
ポートにライトすべきＦＩＦＯアドレスを書き込み、前
記制御回路により該ＦＩＦＯアドレスに対応する前記Ｆ
ＩＦＯコントロールレコードの内容を用いて前記入力デ
ータポートのデータを前記バッファ領域に書き込み、デ
ータのリード時には、前記出力アドレスポートにリード
すべきＦＩＦＯアドレスを書き込み、前記制御回路によ
り該ＦＩＦＯアドレスに対応する前記ＦＩＦＯコントロ
ールレコードの内容を用いて前記バッファ領域よりデー
タを前記出力データポートに読みだすことを特徴とする
ＦＩＦＯ装置である。
作用
メモリ内に設けられたＦＩＦＯコントロールレコードの
情報を用いることにより、並列に並んだ任意個のＦＩＦ
Ｏシステムをエミュレートできる。
情報を用いることにより、並列に並んだ任意個のＦＩＦ
Ｏシステムをエミュレートできる。
実施例
本発明は、前記従来の欠点に鑑み、メモリ内に設けられ
たＦＩＦＯコントロールレコードを用い、並列に並べた
任意個のＦＩＦＯシステムをエミュレートするものであ
る。
たＦＩＦＯコントロールレコードを用い、並列に並べた
任意個のＦＩＦＯシステムをエミュレートするものであ
る。
第３図の場合を例として考える。優先度は２種類（０が
高く、１が低い）とする。
高く、１が低い）とする。
メモリ内にＦＩＦＯアドレスＯと、ＦＩＦＯアドレス１
０ＦＩＦＯコントロールレコードを作る。プロセッサＡ
は、高優先度のタスクは、アドレスＯのＦＩＦＯへ入力
し、低優先度のタスクは、アドレス１のＦＩＦＯへ入力
する。また、プロセッサＢは、高優先度のタスクがアド
レスＯのＦＩＦＯに有るかどうか調べ、あれば、アドレ
ス０のＦＩＦＯから出力し、なければ低優先度のタスク
はアドレス１のＦＩＦＯから出力する。
０ＦＩＦＯコントロールレコードを作る。プロセッサＡ
は、高優先度のタスクは、アドレスＯのＦＩＦＯへ入力
し、低優先度のタスクは、アドレス１のＦＩＦＯへ入力
する。また、プロセッサＢは、高優先度のタスクがアド
レスＯのＦＩＦＯに有るかどうか調べ、あれば、アドレ
ス０のＦＩＦＯから出力し、なければ低優先度のタスク
はアドレス１のＦＩＦＯから出力する。
制御回路は、入力されるアドレスにより、それに対応し
たＦＩＦＯコントロールレコードを参照する。この場合
、アドレスを２ビツト左シフトし、Ｏを加えたアドレス
にはそのバッファ領域の先頭ポインタが格納されており
、１を加えたアドレスにはそのＦＩＦＯのライトポイン
タが格納されており、２を加えたアドレスにはそのＦＩ
ＦＯのリードポインタが格納されており、３を加えたア
ドレスにはそのＦＩＦＯのフラグが格納されている。こ
れらの情報を用いて、フルフラグとエンプティフラグを
出力し、データのリード／ライトを制御する。
たＦＩＦＯコントロールレコードを参照する。この場合
、アドレスを２ビツト左シフトし、Ｏを加えたアドレス
にはそのバッファ領域の先頭ポインタが格納されており
、１を加えたアドレスにはそのＦＩＦＯのライトポイン
タが格納されており、２を加えたアドレスにはそのＦＩ
ＦＯのリードポインタが格納されており、３を加えたア
ドレスにはそのＦＩＦＯのフラグが格納されている。こ
れらの情報を用いて、フルフラグとエンプティフラグを
出力し、データのリード／ライトを制御する。
発明の効果
このように、本実施例によると、メモリ内にＦＩＦＯコ
ントロールレコードを設け、制御回路で制御することに
より、１つの本ＦＩＦＯ装置で、並列に並んだ任意個の
ＦＩＦＯシステムを工ミュレートすることができる。従
って。大きなハードウェアの増加なしにフレキシビリテ
ィの高いシステムが組める。
ントロールレコードを設け、制御回路で制御することに
より、１つの本ＦＩＦＯ装置で、並列に並んだ任意個の
ＦＩＦＯシステムを工ミュレートすることができる。従
って。大きなハードウェアの増加なしにフレキシビリテ
ィの高いシステムが組める。
第１図は、本発明のＦＩＦＯ装置の構成図、第２図は本
発明のＦＩＦＯ装置内のメモリの構成図、第３図はプロ
セッサ間の優先度を持ったタスクの転送をＦＩＦＯを用
いて表した構成図、第４図は、プロセッサ間の複数のタ
スク間の転送を表した構成図である。 １・・・・・・フルフラグ、２・・・・・・入力アドレ
スポート、３・・・・・・入力データポート、６・・・
・・・エンプティフラグ、７・・・・・・出力アドレス
ポート、８・・・・・・出力データポート。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第２図 ／−一一フノνフラグ と−一一人カアト′シスＪｒＸ’−） 、３−一一人力データ六°−ト ６−−一エングティフラグ ７−一一巳カアト゛シスネ°−ト ８−−一５カデークオ、°−ト
発明のＦＩＦＯ装置内のメモリの構成図、第３図はプロ
セッサ間の優先度を持ったタスクの転送をＦＩＦＯを用
いて表した構成図、第４図は、プロセッサ間の複数のタ
スク間の転送を表した構成図である。 １・・・・・・フルフラグ、２・・・・・・入力アドレ
スポート、３・・・・・・入力データポート、６・・・
・・・エンプティフラグ、７・・・・・・出力アドレス
ポート、８・・・・・・出力データポート。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第２図 ／−一一フノνフラグ と−一一人カアト′シスＪｒＸ’−） 、３−一一人力データ六°−ト ６−−一エングティフラグ ７−一一巳カアト゛シスネ°−ト ８−−一５カデークオ、°−ト
Claims (1)
- 入力アドレスポートと入力データポートとからなる入力
ポートと、出力アドレスポートと出力データポートとか
らなる出力ポートと、メモリと制御回路とフルフラグと
エンプティフラグとを備え、かつ、前記メモリ内に複数
個のバッファ領域と前記バッファ領域の先頭アドレスと
ラインポインタとリードポインタとフラグ領域からなる
ＦＩＦＯコントロールレコードを複数個設け、データの
ライト時には前記入力アドレスポートにライトすべきＦ
ＩＦＯアドレスを書き込み、前記制御回路により該ＦＩ
ＦＯアドレスに対応する前記ＦＩＦＯコントロールレコ
ードの内容を用いて前記入力データポートのデータを前
記バッファ領域に書き込み、データのリード時には、前
記出力アドレススポートにリードすべきＦＩＦＯアドレ
スを書き込み、前記制御回路により該ＦＩＦＯアドレス
に対応する前記ＦＩＦＯコントロールレコードの内容を
用いて、前記入力バッファ領域よりデータを前記出力デ
ータポートに読み出すことを特徴とするＦＩＦＯ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196558A JPH0244455A (ja) | 1988-08-05 | 1988-08-05 | Ｆｉｆｏ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196558A JPH0244455A (ja) | 1988-08-05 | 1988-08-05 | Ｆｉｆｏ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244455A true JPH0244455A (ja) | 1990-02-14 |
Family
ID=16359732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196558A Pending JPH0244455A (ja) | 1988-08-05 | 1988-08-05 | Ｆｉｆｏ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000284980A (ja) * | 1999-01-28 | 2000-10-13 | Mitsubishi Electric Inf Technol Center America Inc | マルチタスクシステムおよびマルチタスクシステムにおけるメッセージ伝送スケジューリング方法 |
-
1988
- 1988-08-05 JP JP63196558A patent/JPH0244455A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000284980A (ja) * | 1999-01-28 | 2000-10-13 | Mitsubishi Electric Inf Technol Center America Inc | マルチタスクシステムおよびマルチタスクシステムにおけるメッセージ伝送スケジューリング方法 |
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