JPS6045862A - 共有メモリ装置 - Google Patents
共有メモリ装置Info
- Publication number
- JPS6045862A JPS6045862A JP58153579A JP15357983A JPS6045862A JP S6045862 A JPS6045862 A JP S6045862A JP 58153579 A JP58153579 A JP 58153579A JP 15357983 A JP15357983 A JP 15357983A JP S6045862 A JPS6045862 A JP S6045862A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- address
- processing
- signal
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ワー、 ｌ−プロセッサやパソコン々どのマ
イクロプロセッサを使用した装置に用いられる共有メモ
リ装置に関する。
イクロプロセッサを使用した装置に用いられる共有メモ
リ装置に関する。
従来例の構成とその問題点
マイクロプロセッサを使用した装置に対する処理の高速
化、複りＩＥ化１通イ言機能の付加・拡充なとの多様な
要求が近年発生している。そしてこれらの要求を実現す
る手段の一つとして、１台の装置の中に複数のマイクロ
ッ舊フセノザを使用して処理機能を分担する方法がとら
れている。そして複数のマイクロプロセッサに対する共
有のメモリを介在させ、情報の授受か行庁われでいる３
゜第１１２１に従来のＪ（有メモ１〕装置のブｏ ツク
は１を示す。第１１クイｊにおいて、１人および１Ｂは
マイクロプロセッサ−なとに」＝る制御部、２人およ０
・２Ｂはそれぞれ制御部１人および１Ｂのハスライン、
３ｄ、ハスライン２Ａ 、２Ｂの切換部、４は：共有メ
モリ、２ Ｇ （（］共有メモリ４のハスラインで、切
換部３によりＬＡ換えられて、パスライン２人あるいは
２Ｂに接続されて、制御部１人あるいけ１Ｂによりアク
セスされる。今、制御部１人より制御部１Ｂにデータを
渡し、制御部１Ｂでこれを処理し、制御部１人に返すと
いう処理が発生した場合を例に第１図の動作を説明する
。制御部１人は制御部１Ｂに対する処理の要求が発生す
ると、あらかじめ朋す決められたデータ形式で、共有メ
モリ４の取り決められた領域にデータを書込む。制御部
１ＢにＪ：共有メモリ４の読出し動作を行ない、テーク
がセントされているのを検出すると処理を開始し、今度
は共有メモリ４に処理結果を書込む。つついて今度は制
御部１人は読出し動作を行ない、制御部１Ｂにより処理
テークが書込まれているのを検出すると共有メモリ４か
らデータを読出す。
化、複りＩＥ化１通イ言機能の付加・拡充なとの多様な
要求が近年発生している。そしてこれらの要求を実現す
る手段の一つとして、１台の装置の中に複数のマイクロ
ッ舊フセノザを使用して処理機能を分担する方法がとら
れている。そして複数のマイクロプロセッサに対する共
有のメモリを介在させ、情報の授受か行庁われでいる３
゜第１１２１に従来のＪ（有メモ１〕装置のブｏ ツク
は１を示す。第１１クイｊにおいて、１人および１Ｂは
マイクロプロセッサ−なとに」＝る制御部、２人およ０
・２Ｂはそれぞれ制御部１人および１Ｂのハスライン、
３ｄ、ハスライン２Ａ 、２Ｂの切換部、４は：共有メ
モリ、２ Ｇ （（］共有メモリ４のハスラインで、切
換部３によりＬＡ換えられて、パスライン２人あるいは
２Ｂに接続されて、制御部１人あるいけ１Ｂによりアク
セスされる。今、制御部１人より制御部１Ｂにデータを
渡し、制御部１Ｂでこれを処理し、制御部１人に返すと
いう処理が発生した場合を例に第１図の動作を説明する
。制御部１人は制御部１Ｂに対する処理の要求が発生す
ると、あらかじめ朋す決められたデータ形式で、共有メ
モリ４の取り決められた領域にデータを書込む。制御部
１ＢにＪ：共有メモリ４の読出し動作を行ない、テーク
がセントされているのを検出すると処理を開始し、今度
は共有メモリ４に処理結果を書込む。つついて今度は制
御部１人は読出し動作を行ない、制御部１Ｂにより処理
テークが書込まれているのを検出すると共有メモリ４か
らデータを読出す。
以上の動作より明らかな様に、要求を受取る制御部側σ
記の例では制御部１Ｂ）はたえず共有メモリ４にアクセ
スしてその内容を読出して要求の有無を確認し、一方要
求を出してその結果を受取る制御部側（上記の例では制
御部１人）もたえず共有メモリにアクセスしてその内容
を読出し処理結果かセットされているか否か判別しなけ
ればならない。
記の例では制御部１Ｂ）はたえず共有メモリ４にアクセ
スしてその内容を読出して要求の有無を確認し、一方要
求を出してその結果を受取る制御部側（上記の例では制
御部１人）もたえず共有メモリにアクセスしてその内容
を読出し処理結果かセットされているか否か判別しなけ
ればならない。
このこと、は処理要求が一方向であったり、その処理す
べき内容・種類が少なかったり、さらには余り速い処理
速度を要求されずにたえずアクセスして判別する処理時
間が補償されるなどの範囲に処理内容が限定されている
時には余り問題はないが、この様な単純で余裕のあるケ
ースは一般的に少ない。
べき内容・種類が少なかったり、さらには余り速い処理
速度を要求されずにたえずアクセスして判別する処理時
間が補償されるなどの範囲に処理内容が限定されている
時には余り問題はないが、この様な単純で余裕のあるケ
ースは一般的に少ない。
そして通常かかる装置にあっては両方の制御部１Ａ、Ｉ
Ｂが上記以外の処理と並行して他の処理を必要としたり
、処理すべき内容・種類が多くなったり、光に処理要求
を出力した後からそれより優先的に処理すべき要求が発
生したりなど、より複雑・多岐に渡って処理を分担する
場合がほとＡ７とであり、この様なときには、下記の様
な大きな問題点が発生する。
Ｂが上記以外の処理と並行して他の処理を必要としたり
、処理すべき内容・種類が多くなったり、光に処理要求
を出力した後からそれより優先的に処理すべき要求が発
生したりなど、より複雑・多岐に渡って処理を分担する
場合がほとＡ７とであり、この様なときには、下記の様
な大きな問題点が発生する。
第一に相手側に要求のない時も含めてたえず共有メモリ
４の読出しに行って相手側の要求発生や処理の状態を判
別しなければならない。したがって、互いに無駄な処理
時間を必要とする。第２に共有メモリがどちらか一方の
制御装置でアクセスされている時は他方は待たされるこ
とになり、第一の欠点と相１って更に互に余分の処理時
間を必要とする。第３に先に出力した処理要求に対する
処理か完了していない間にこれより優先度の高い処理要
求が発生した時の双方の処理やその管理が複雑と斤る。
４の読出しに行って相手側の要求発生や処理の状態を判
別しなければならない。したがって、互いに無駄な処理
時間を必要とする。第２に共有メモリがどちらか一方の
制御装置でアクセスされている時は他方は待たされるこ
とになり、第一の欠点と相１って更に互に余分の処理時
間を必要とする。第３に先に出力した処理要求に対する
処理か完了していない間にこれより優先度の高い処理要
求が発生した時の双方の処理やその管理が複雑と斤る。
発明の目的
本発明は前述の様な従来例の問題点を解決するもので、
無駄な処理時間を斤＜シ、各制御部の処理、管］］ｊを
簡単にすることのできる共有メモリ装置の提供を目的と
する。
無駄な処理時間を斤＜シ、各制御部の処理、管］］ｊを
簡単にすることのできる共有メモリ装置の提供を目的と
する。
発明の（黄成
本発明は−に記目的を達成するだめ、共有メモリの特定
のアドレス領域を検出するデコード回路と、前記デコー
ド回路の出力と、書込みあるいは読出し信号とアクセス
中の制御部を示す信号とにより動作する検出回路と、前
記検出回路の出力信号でセットあるいはリセットされる
レジスタとを備え、前記制御部の一つが前記特定のアド
レスに書込み動作を行なうと前記レジスタがセットされ
、その出力が他の制御部に出力される様接続し、一方前
記特定のアドレスの読出し動作を行なったときは、他の
制御部によってセットされた前記レジスタを逆にリセッ
トする様にしだものである。
のアドレス領域を検出するデコード回路と、前記デコー
ド回路の出力と、書込みあるいは読出し信号とアクセス
中の制御部を示す信号とにより動作する検出回路と、前
記検出回路の出力信号でセットあるいはリセットされる
レジスタとを備え、前記制御部の一つが前記特定のアド
レスに書込み動作を行なうと前記レジスタがセットされ
、その出力が他の制御部に出力される様接続し、一方前
記特定のアドレスの読出し動作を行なったときは、他の
制御部によってセットされた前記レジスタを逆にリセッ
トする様にしだものである。
実施例の説明
第２図に不発明の一実施例を示す。第２図において１Ａ
、ｊＢ〜４については第１図の従来例と同様である。５
はパスライン２Ｃのアドレス信号がある特定の値となっ
た時にＡ２あるいは人２の信号を出力するアドレスのテ
コータ回路、６は）・スライン切換部３が共有メモリ４
と制徊賭ｊ（１Ａあるいは１Ｂのどちらと括統中かを示
すセレクト信号、７はパスライン２Ｃの信号のうち共有
メモリ４を読出すかあるいはこれに書込むかを示すリー
ド／ライト信号、８ａ、・−−８（ｉは２それぞれゲー
ト回路、９Ａおよび９Ｂはそれぞれ１ビットのレジスタ
でそれぞれの出力１０’Ａおよび１０Ｂ（は制御部１Ｂ
および制御部１人に出力される。制御部１人および１Ｂ
では例えばこの信号を割込み信号として処理する。
、ｊＢ〜４については第１図の従来例と同様である。５
はパスライン２Ｃのアドレス信号がある特定の値となっ
た時にＡ２あるいは人２の信号を出力するアドレスのテ
コータ回路、６は）・スライン切換部３が共有メモリ４
と制徊賭ｊ（１Ａあるいは１Ｂのどちらと括統中かを示
すセレクト信号、７はパスライン２Ｃの信号のうち共有
メモリ４を読出すかあるいはこれに書込むかを示すリー
ド／ライト信号、８ａ、・−−８（ｉは２それぞれゲー
ト回路、９Ａおよび９Ｂはそれぞれ１ビットのレジスタ
でそれぞれの出力１０’Ａおよび１０Ｂ（は制御部１Ｂ
および制御部１人に出力される。制御部１人および１Ｂ
では例えばこの信号を割込み信号として処理する。
第３図に共有メモリ４のアドレスマツプを示す。
図中の２Ｌ １ ｊ−・よひａ２のアドレス値が第２図
のアＩ・レスデコーダ５ ’（Ｃ、］：リテコーダされ
るそれぞれ：ｌｉ制御部Ａ１および人２の信号に対応す
る。
のアＩ・レスデコーダ５ ’（Ｃ、］：リテコーダされ
るそれぞれ：ｌｉ制御部Ａ１および人２の信号に対応す
る。
第２［ン１と第３１ン１により本発明の詳細な説明する
。
。
割苗１１部１人により共有メモリ４のアドレ２ ａ １
に１１：込みを実行すると、アドレステコーダ６により
Ａ１にアドレス２Ｌ１をアクセスしたことを示す信−ン
シか出）Ｊし、尚信−弓とセレクト信号６と式らに１川
−１／ライト信号７とによりケート回路８ａがｆ’ｈ
イノ］： ｌ、、し／メタ９Ａがセントキれる。レジス
タ９Ａにセットされた信号１ＯＡはアクセスしブこ制御
部１人とは反対の制御部１Ｂに伝えられる。つついて制
御部１Ｂにより共有メモリ４のアドレスａ１の読出しを
実行すると、同様にゲー ト回路８ｂか動作１〜、し／
メタ９人かりセットされ、制御部１Ｂに入力さねていた
１０Ａの信号がクリアされる・・ 同イア］’ｔに制御部１Ｂによりアドレスａ２に書込み
動作を実行する々ゲート回路８Ｃが動作し、レジスタ９
Ｂか動作し、匍Ｊ御部１Ａに信号１０Ｂがセットされる
。又制御部１人かアドレスａ２に読出し動作を実行する
と１０Ｂの信号ｆｄ ＩＪセットされる。
に１１：込みを実行すると、アドレステコーダ６により
Ａ１にアドレス２Ｌ１をアクセスしたことを示す信−ン
シか出）Ｊし、尚信−弓とセレクト信号６と式らに１川
−１／ライト信号７とによりケート回路８ａがｆ’ｈ
イノ］： ｌ、、し／メタ９Ａがセントキれる。レジス
タ９Ａにセットされた信号１ＯＡはアクセスしブこ制御
部１人とは反対の制御部１Ｂに伝えられる。つついて制
御部１Ｂにより共有メモリ４のアドレスａ１の読出しを
実行すると、同様にゲー ト回路８ｂか動作１〜、し／
メタ９人かりセットされ、制御部１Ｂに入力さねていた
１０Ａの信号がクリアされる・・ 同イア］’ｔに制御部１Ｂによりアドレスａ２に書込み
動作を実行する々ゲート回路８Ｃが動作し、レジスタ９
Ｂか動作し、匍Ｊ御部１Ａに信号１０Ｂがセットされる
。又制御部１人かアドレスａ２に読出し動作を実行する
と１０Ｂの信号ｆｄ ＩＪセットされる。
つぎに第１図の従来例で処理の例としてあげたと同様の
動作−ずなわち制御部１Ａより制御部２Ｂにデータをｌ
ｊ、Ｗし、制御部１Ｂでこれを処理した結果を制御部１
人に返す例につき説す１する。制御部１人は制御部１Ｂ
ＶＣ渡すべきデータを共有メモリ４の＆１およ０： ２
Ｌ ２のアドレス以外のあらかじめ決められた領域に書
込む。この動作が終了するとつついて共有メモリ４のア
ドレスａ１のあらかしめ決められたと−１・位置に当該
の処理を示すフラッグを七ノｌ−して居き込む。
動作−ずなわち制御部１Ａより制御部２Ｂにデータをｌ
ｊ、Ｗし、制御部１Ｂでこれを処理した結果を制御部１
人に返す例につき説す１する。制御部１人は制御部１Ｂ
ＶＣ渡すべきデータを共有メモリ４の＆１およ０： ２
Ｌ ２のアドレス以外のあらかじめ決められた領域に書
込む。この動作が終了するとつついて共有メモリ４のア
ドレスａ１のあらかしめ決められたと−１・位置に当該
の処理を示すフラッグを七ノｌ−して居き込む。
すると前述の如く制御部Ａ１により共有メモリ４のアド
レス２Ｌ１に書込まれたので信号１０Ａか処理部１Ｂに
出力される。この信号を割込み等で検出した制御部１Ｂ
はただちに共有メモリ４のアドレスａ１の読出し動作を
行ない１ｏＡの信号をクリアし、次に制御部１人が共有
メモリ４のアｊ・レスａ１に書込めるようにする。と同
時に制御部ｑＥｌｌ、読出１〜たａｌのデータ内容から
前記の匍Ｊ御部１Ａ−Ｃセットざｈ／こビット位置で示
すフラッグ全’Ｉ’１１別して処Ｊ−１１！ ｆ＝で入
る。
レス２Ｌ１に書込まれたので信号１０Ａか処理部１Ｂに
出力される。この信号を割込み等で検出した制御部１Ｂ
はただちに共有メモリ４のアドレスａ１の読出し動作を
行ない１ｏＡの信号をクリアし、次に制御部１人が共有
メモリ４のアｊ・レスａ１に書込めるようにする。と同
時に制御部ｑＥｌｌ、読出１〜たａｌのデータ内容から
前記の匍Ｊ御部１Ａ−Ｃセットざｈ／こビット位置で示
すフラッグ全’Ｉ’１１別して処Ｊ−１１！ ｆ＝で入
る。
つついてａｉｌｌ仇１１ｉ１＋ ｉ Ａにより共有メモ
リ４に書込イアしたデータを読出して処理をしノ（制御
部１Ｂは、イの４．ｒ’、ｌＡ！、さして＜ｌｉ：Ｊ動
部１Ａに返すべきデータを共イＪメモリの２１１および
ａ２のアドレス以外のあらかじめ決めら力２だ領域に書
込む。つついて今度は具イー」）七りＡのアドレスａ２
の該当ビット位置に夕１！、Ｊｌ１１″（！−終えた旨
のフラッグを立てて書込む。すると信′ｒ、；１０Ａに
より制御部１人に伝えられ、制御部１人に［共有メモリ
４のアドレスａ２を読出すことにより、そのデータ内容
により制御部１Ｂによる処ＪＪ！かおわり、その結果か
共有メモリ４に書込−＆ ：１１．、ていることを判別
できると同時に信号ＩＱＢをクリアしておき、次のセッ
トに（Ｉｉ！ｉえる。
リ４に書込イアしたデータを読出して処理をしノ（制御
部１Ｂは、イの４．ｒ’、ｌＡ！、さして＜ｌｉ：Ｊ動
部１Ａに返すべきデータを共イＪメモリの２１１および
ａ２のアドレス以外のあらかじめ決めら力２だ領域に書
込む。つついて今度は具イー」）七りＡのアドレスａ２
の該当ビット位置に夕１！、Ｊｌ１１″（！−終えた旨
のフラッグを立てて書込む。すると信′ｒ、；１０Ａに
より制御部１人に伝えられ、制御部１人に［共有メモリ
４のアドレスａ２を読出すことにより、そのデータ内容
により制御部１Ｂによる処ＪＪ！かおわり、その結果か
共有メモリ４に書込−＆ ：１１．、ていることを判別
できると同時に信号ＩＱＢをクリアしておき、次のセッ
トに（Ｉｉ！ｉえる。
発明の効果
以上のように、本発明によれば、制御部は互に相手に対
する要求か発生した時のみに共有メモリの特定のアドレ
ス領域のデータ部にフラッグをセットして書込むこ々で
相手の制御部に処理要求の有ることを知らせることが可
能となり、従来例の問題点として述べた、たえず互に共
有メモリの読出し動作を実行して、要求の有無を判断し
たりする無駄η時間と処理を解消するとともに、先の要
求を処理中もしくは他の処理を実行中であっても新たに
発生した処理要求やより優先度の便；い処理要求への対
応処理も容易である。
する要求か発生した時のみに共有メモリの特定のアドレ
ス領域のデータ部にフラッグをセットして書込むこ々で
相手の制御部に処理要求の有ることを知らせることが可
能となり、従来例の問題点として述べた、たえず互に共
有メモリの読出し動作を実行して、要求の有無を判断し
たりする無駄η時間と処理を解消するとともに、先の要
求を処理中もしくは他の処理を実行中であっても新たに
発生した処理要求やより優先度の便；い処理要求への対
応処理も容易である。
なお、第２図の実施例ては制御部か２個、％定のアドレ
スか２アドレス、ｌ／レジスタ構成か各１ビツトの最少
数の構成で説明したか、これ以−トであっても何らかま
わ斤いことは言う寸でもない。
スか２アドレス、ｌ／レジスタ構成か各１ビツトの最少
数の構成で説明したか、これ以−トであっても何らかま
わ斤いことは言う寸でもない。
第１図は従来の共有メモリ装置のブロック図、第２図は
本発明の一実施における共有メモリ装置のブロック図、
第３図は共有メモリのアドレスを示す配置図である。 １Ａ、１Ｂ ・・制御部、２Ａ、２Ｂ、２Ｇ ・・・ハ
スライン、３−・−ハララインの切換部、４ ・共有メ
モリ、６−・・・・アトレステコード、８ａ。 ８ｂ、ｓｃ、ｓａ −ゲート回路、９Ａ、９］３．、。 −レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図
本発明の一実施における共有メモリ装置のブロック図、
第３図は共有メモリのアドレスを示す配置図である。 １Ａ、１Ｂ ・・制御部、２Ａ、２Ｂ、２Ｇ ・・・ハ
スライン、３−・−ハララインの切換部、４ ・共有メ
モリ、６−・・・・アトレステコード、８ａ。 ８ｂ、ｓｃ、ｓａ −ゲート回路、９Ａ、９］３．、。 −レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図
Claims (1)
- 共（４メモリの！１４一定のアドレス領域を検出するテ
＝ｒ −、ｌ・回路と、ｉｉｉ＋記テコート回路の出力
々、書込みあるいけ読出し信号とアクセス中の制御部を
示ずイ１．弓とにより動作する検出回路と、前記検出回
路の出力信号でセットあるいはり七〕卜されるレジスタ
とを（ｉｉｉｉえ、前記制衛１部の一つが前記特定のブ
Ｉ・レスに１！：込み動作を行カつと前記レジスタ〃・
１てノドさ；／′Ｌ、その出力か他の制御部に出力さＪ
ユる様接続し、一方前記特定のアドレスの読出し動作を
行な−・たときけ、他の制御部によってセットさ！ｔだ
前記し／ヌタを逆にリセットする様にしたことを特徴と
する共有メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153579A JPS6045862A (ja) | 1983-08-23 | 1983-08-23 | 共有メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153579A JPS6045862A (ja) | 1983-08-23 | 1983-08-23 | 共有メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045862A true JPS6045862A (ja) | 1985-03-12 |
Family
ID=15565572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153579A Pending JPS6045862A (ja) | 1983-08-23 | 1983-08-23 | 共有メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214251A (ja) * | 1985-07-12 | 1987-01-22 | Canon Inc | 装置間制御信号授受方式 |
| JPS6214252A (ja) * | 1985-07-12 | 1987-01-22 | Canon Inc | 装置間制御信号授受方式 |
| JPH01312659A (ja) * | 1988-06-13 | 1989-12-18 | Sony Corp | Ｃｐｕ間通信方式 |
-
1983
- 1983-08-23 JP JP58153579A patent/JPS6045862A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214251A (ja) * | 1985-07-12 | 1987-01-22 | Canon Inc | 装置間制御信号授受方式 |
| JPS6214252A (ja) * | 1985-07-12 | 1987-01-22 | Canon Inc | 装置間制御信号授受方式 |
| JPH01312659A (ja) * | 1988-06-13 | 1989-12-18 | Sony Corp | Ｃｐｕ間通信方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59168556A (ja) | 集積回路マイクロプロセツサ | |
| EP3292474B1 (en) | Interrupt controller | |
| US6766386B2 (en) | Method and interface for improved efficiency in performing bus-to-bus read data transfers | |
| JPS6389961A (ja) | セマフォ回路 | |
| US4864491A (en) | Memory device | |
| JPS6045862A (ja) | 共有メモリ装置 | |
| US3735354A (en) | Multiplexed memory request interface | |
| EP0114683A2 (en) | Arithmetic unit | |
| JP3019323B2 (ja) | イメージメモリのダイレクトアクセス方法 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPS603049A (ja) | バスインタ−フエ−ス装置 | |
| JPS59114657A (ja) | マイクロコンピユ−タのメモリ用インタ−フエイス回路 | |
| JPS6160465B2 (ja) | ||
| JPS61292739A (ja) | メモリ装置 | |
| JPH03189755A (ja) | メモリ間転送装置 | |
| JPS63153655A (ja) | メモリアクセス制御方式 | |
| JPS6220043A (ja) | マルチプロセツサ用非同期同時アクセスの可能なランダムアクセスメモリ− | |
| JPS58169275A (ja) | 保守支援プロセツサを持つ計算機システム | |
| JPS62151953A (ja) | メモリ装置 | |
| JPS5922153A (ja) | デ−タ処理装置 | |
| JPH02171949A (ja) | Ｄｍａ転送方式 | |
| JPH0196743A (ja) | モニタ装置 | |
| JPH0244455A (ja) | Ｆｉｆｏ装置 | |
| JPS582963A (ja) | メモリ方式 | |
| JPH04333940A (ja) | データ書き込み方式 |