JPH01312659A

JPH01312659A - Ｃｐｕ間通信方式

Info

Publication number: JPH01312659A
Application number: JP14493688A
Authority: JP
Inventors: Toshiharu Kondo; 近藤　利春
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-06-13
Filing date: 1988-06-13
Publication date: 1989-12-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、複数のＣＰＵ間でステータス情報を通信す
るのに通用して好適な通信方式に関する。

〔発明の概要〕

この発明は、通信するステータス情報のすべてを書き込
む共有メモリを設けると共に、ピットパターンで変更ス
テータス情報を指示するヘッダーを設け、共有メモリの
所定のステータス情報を変更すると共に、へンダーをセ
ットすることでＣＰＵ間の通信を行なうようにしたこと
により、１回で複数のステータス情報の変更を送信でき
ると共に、受信側はいつでも送信側のステータス情報を
参照することができ、また、送信側および受信側でのス
テータス情報の不一致がなく、さらにメモリの無駄をな
くすことができるようにしたものである。

〔従来の技術〕

従来、複数のＣＰＵ間でのステータス情報の通信は、送
信側と受信側の双方に、同一のステータス情報を管理す
るメモリを設け、送信側のステータス情報の変更を、バ
スを介して受信側に順次送信することで行なわれている
。

〔発明が解決しようとする課題〕

このようにして複数のＣＰＵ間でステータス情報を通信
する方式によ氾ｉ、複数のステータス情報が同時に変更
されるときでも、１つずつ送信しなければならなく、処
理時間がかかり、オーバーヘッドとなる不都合があった
。また、送信側と受信側に同一のステータス情報を保持
するメモリを設けるものであり、メモリが無駄となる不
都合があった。さらに、送信側と受信側に設けられるメ
モリに同一のステータス情報が保持されるものであり、
ステータス情報の不一致が起こる可能性があり、誤動作
の原因となるおそれがあった。

そこで、この発明では、上述した不都合を除去すること
を目的とするものである。

〔課題を解決するための手段〕

この発明は、複数のＣＰＵ間でステータス情報を通信す
るＣＰＵ間通間通式方式って、ステータス情報のすべて
を書き込む共有メモリ　（３１）を設けると共に、ビッ
トパターンで変更ステータス情報を指示するヘッダー（
３２）を設け、共有メモリ（３１）の所定のステータス
情報を変更すると共に、ヘッダー（３２）をセットする
ことで、一のｃＰＵから他のＣＰＵへの通信を行なうも
のである。

〔作用〕

上述構成においては、共有メモ’Ｊ　　（３１）の複数
のステータス情報を変更すると共に、これに応じてヘッ
ダー（３２）をセットすることにより、１回で複数のス
テータス情報の変更を送信することが可能となる。また
、共有メモリ　（３１）が設けられるので、受信側はい
つでも送信側のステータス情報を参照することが可能と
なる。さらに、共有メモリ　（３１）が設けられるので
、送信側および受信側でのステータス情報の不一致がな
く、メモリの無駄もなくなる。

〔実施例〕

以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。この例は、マルチチャンネルＰＣＭレコ
ーダのシステムコントロール糸の複数のＣＰＵ間でステ
ータス情報を通信するのに通用した例である。

同図において、（ｌＯ）はメインｃｔ−’ｕ、（２０）
はキーボードＣＰＵ、（３０）はトランスポートＣＰＵ
である。

メインＣＰｔＪ（１０）は本体システム全体の管理をす
るものである。また、このメインＣＰＵ（１０）によっ
てエデイツト基板（Ｅｌ）基板）、クロック基板（ＣＫ
基板）、記録基板（ｌ（ＥＣ基板）等が制御され、どの
チャンネルを記録状愚にするか、サンプリング周波数を
いくらにするか等の制御がされる。なお、このメインＣ
ＰＵ（１０）には、リモートコントロールの送信装置（
１１）が端子（１２）を介して接続される。また、（１
３）は通信プロトコルに対応するための端子である。

また、キーボードＣＰＬＪ（２０）によって、キーボー
ドのキー検出、発光ダイオード等による表示の制御がさ
れる。なお、（２１）は、どのチャンネルを記録状態に
するかという制御データが供給される端子であり、例え
ばミキシングコンソールに接続される。　　（２２）は
インタフェースである。また、（２３）は、再生、記録
、停止等の制御データが供給される端子であり、例えば
システムコントローラに接続される。

また、トランスポートＣＰＵ（３０）によって、再生、
記録、停止等のトランスポート（テープ駆動機構）のコ
ントロールがなされる。また、このトランスポートＣＰ
Ｕ（３０）によって、ＣＴＬ基板が制御され、コントロ
ールトラック（図示せず）への時、分、秒、セクターの
絶対番地の記録、再生、ある所定タイミングで記録ある
いは再生を始めるオートパンチ等の制窃１がされる。ま
た、このトランスポートＣＰＬＪ（３０）によって、タ
イムコードＴＣ（例えばＳＭＰＴＥタイムコード）の発
生器、読取器の制御がされる。このタイムコード１゛ｃ
の発生器、読取器は、ビデオ信号との関係から設けられ
ている。

また、メインＣＰＵ（１０）およびトランスポートＣＰ
Ｕ（３０）との間では、ステータス情報の通信が行なわ
れる０例えば、メインＣＰＵ（１０）よりトランスポー
トＣＰＵ（３０）には、システムコントローラのキー情
報が送信され、一方、トランスポートＣ）’ｔＪ（３０
）よりメインＣＰＵ（１０）には、再生、記録、停止等
のトランスポート情報、テープタイム情報等が送信され
る。

この場合、トランスポートＣＰＵ（３０）側には、共有
メモリを構成するデュアルポートＲＡＭ（３１）が設け
られる。なお、このＲＡＭ（３１）は、メインＣＰＵ（
１０）側に設けてもよい、すなわち、このＲＡＭ（３１
）は、実質的にメインＣＰＵ（１０）とトランスポート
ＣＰＵ（３０）との間に配され、双方からのアクセスが
自由に行なわれる。このＲＡＭ（３１）には、第２図に
示すように、メインＣＰＵ（１０）とトランスポートＣ
ＰＵ（３０）との間で通信されるすべてのステータス情
報Ａ、Ｂ。

Ｃ１・・・・が書き込まれる。また、このＲＡＭ（３１
）には、どのステータス情報が変更したのかを指示する
ヘッダー（３２）が設けられる。このヘッダー（３２）
は、各ビットが、それぞれＡ、　　Ｂ、Ｃ，・・・・の
ステータス情報に対応するようになされ、ステータス情
報が変更されるとき、対応するビット部分に、例えば高
レベル“Ｉ“の信号がセットされる。例えば、第２図に
示すように、ステータス情１ｌｌｌＡがａからａ′に変
更されるとき、ヘッダー（３２）は同図に示すようにセ
ットされる。

このような構成において、メインＣＰＵ（１０）とトラ
ンスポートＣＰＵ（３０）との間のステータス情報の通
信は次のようにして行なわれる。すなわち、送信側では
、ＲＡＭ（３１）の所定のステータス情報の変更を行な
うと共に、ヘッダー（３２）を対応してセットする。一
方、受信側では、ヘッダー（３２）より変更されたステ
ータス情報を分析して、ＲＡＭ（３１）より変更された
ステータス情報を読み出して、対応する処理をする。

例えば、トランスポートＣＰＵ（３０）よりメインＣＰ
Ｕ（１０）にテープタイムを示すセグメントデータを送
信する場合には、次のようになる。まず、コントロール
トランス（図示せず）より得られるＣ　’ｒ　Ｌデータ
が変化すると、トランスポートＣＰＵ（３０）に割込み
がかけられ、第３図に示すフローチャートに沿って実行
する。すなわち、ステップ■で、コントロールトランク
よりＣＴＬデータの読み込みを行なう。つぎに、ステッ
プ■で、ＣＴ　Ｌデータをセグメントデータに変換した
のち、ステップ■で、ＲＡＭ（３１）のセグメントデー
タを変更する。つぎに、ステップ■で、セグメントデー
タに対応するヘッダー（３２）のビットに為レベル“ｌ
”の信号をセットして、リターンする。

また、上述したように）ｊＡＭ（３１）のセグメントデ
ータが変更されると共に、ヘッダー（３２）のセ・ｙ　
ｔ・が行なわれると、メインＣＰＬＩ（１０）に割込み
がかけられ、第４図に示すフローチャートに沿って実行
する。すなわち、ステップ■で、ヘッダー（３２）の読
み込みをする。つぎに、ステップ■で、ヘッダー（３２
）の内容から、変更されたステータス情報の分析を行な
って、セグメントデータが変更されたことを検出する。

つぎに、ステップ■で、ＲＡＭ（３１）よりセグメント
データを読み出す。そして、ステップ■で、このセグメ
ントデータをキーボードＣＰＵ（２０）に送信し、セグ
メント表示（テープタイム表示）を変えて、リターンす
る。

また、メインＣＰＵ（１０）およびキーボードＣＰＵ（
２０）との間でも、ステータス情報の通信が行なわれる
。この通信は、例えば、８ビツトパラレルで行なわれる
。

このような実施例によれば、メインＣＰＬＪ（１０）と
トランスポートＣＰＵ（３０）との間のステータス情報
の通信は、送信側では、デュアルポートＲＡＭ（３１）
の所定のステータス情報の変更を行なうと共に、ビット
パターンで変更ステータス情報を指示するヘッダー（３
２）を対応してセットし、受信側では、ヘッダー（３２
）より変更されたステータス情報を分析すると共に、Ｒ
ＡＭ（３１）より変更されたステータス情報を読み出す
ことで行なわれるので、１回で複数のステータス情報の
変更を送信することができ、処理時間を低減してオーバ
ーヘッドを回避することができる。

また、デュアルポー１−ＲＡＭ（３１）が設けられるの
で、受信側はいつでも送信側のステータス情報を参照す
ることができる。

また、デュアルポートＲＡＭ　＜３１）が設けられるの
で、送信側と受信側に同一のステータス情報を保持する
メモリをそれぞれ設けるものでないので、メモリの無駄
を回避することができる。

また、デュアルポートＲＡＭ（３１）が設けられるので
、送信側と受信側でステータス情報の不一致が起こるお
それはない。

なお、上述実施例は、マルチチャンネルＰＣＭレコーダ
のシステムコントロール系のメインＣＰＵ（ｌＯ）とト
ランスポートＣＰＵ（３０）との間でステータス情報を
通信するのに通用した例であるが、この発明は、その他
の電子機器における複数のＣＰＵ間でステータス情報を
通信するのに同様に通用できることは勿論である。

〔発明の効果〕

以上述べたように、この発明によれば、共有メモリの複
数のステータス情報を変更すると共に、これに応じてビ
ットパターンで変更ステータス情報を指示するヘングー
をセントして通信を行なうので、１回で複数のステータ
ス情報の変更を送信することができ、処理時間を低減し
てオーバーヘッドを回避することができる。また、共有
メモリが設けられるので、受信側はいつでも送信側のス
テータス情報を参照することができる。また、同様の理
由で、送信側および受信側にステータス情報の不一致が
起こるおそれはなく、またメモリの無駄も回避すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図〜第
４図はその説明のための図である。（１０）はメインＣＰＵ、（２０）はキーボードＣＰＵ
、（３０）はトランスポートＣＰＵ、（３１）はデュア
ルポート）＜ＡＭ、　　（３２）はヘングーである。

Claims

【特許請求の範囲】複数のＣＰＵ間でステータス情報を通信するＣＰＵ間通
信方式において、上記ステータス情報のすべてを書き込む共有メモリを設
けると共に、ビットパターンで変更ステータス情報を指
示するヘッダーを設け、上記共有メモリの所定のステータス情報を変更すると共
に、上記ヘッダーをセットすることで、一のＣＰＵから
他のＣＰＵへの通信を行なうことを特徴とするＣＰＵ間
通信方式。