JPS59168556A - 集積回路マイクロプロセツサ - Google Patents
集積回路マイクロプロセツサInfo
- Publication number
- JPS59168556A JPS59168556A JP59039711A JP3971184A JPS59168556A JP S59168556 A JPS59168556 A JP S59168556A JP 59039711 A JP59039711 A JP 59039711A JP 3971184 A JP3971184 A JP 3971184A JP S59168556 A JPS59168556 A JP S59168556A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- chip
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、オンチップ及びオフチップ・アドレス参照が
存在するＣＰＵを含むシングルボートを有するマイクロ
」ンピュ〜りに係る。
存在するＣＰＵを含むシングルボートを有するマイクロ
」ンピュ〜りに係る。
マイクロ及びミニコンピユータの分野で種々のコンピュ
ータ又は中央処理ユニットをデータ及びアドレス・バス
により接続することは知られている。二つ又はそれ以上
のマイクロブＩ］ ｔ？ソリがバスを共用する場合には
、任意の特定時点でバスの＄す御を割り当てるアービト
レーション手段を講する必要がある。シングルボート・
マイクロコンピュータ内で参照をし、またそのボードか
ら離れた共用バス上で外部参照をすることも知られてい
る。
ータ又は中央処理ユニットをデータ及びアドレス・バス
により接続することは知られている。二つ又はそれ以上
のマイクロブＩ］ ｔ？ソリがバスを共用する場合には
、任意の特定時点でバスの＄す御を割り当てるアービト
レーション手段を講する必要がある。シングルボート・
マイクロコンピュータ内で参照をし、またそのボードか
ら離れた共用バス上で外部参照をすることも知られてい
る。
商品化されている一例として、（ｎｔｅｌ シングル
ボード・コンピュータのシステムでは、各シングルボー
ド・コンピュータはΔンボードで作動し、また他のシン
グルボード・コンピュータへの？クセスを必要と覆る時
には常に共用バスをリクエストすることかぐきる。
ボード・コンピュータのシステムでは、各シングルボー
ド・コンピュータはΔンボードで作動し、また他のシン
グルボード・コンピュータへの？クセスを必要と覆る時
には常に共用バスをリクエストすることかぐきる。
これらのデバイスの問題点は、メモリ・アドレスがオン
ボードかオフボードかを何等かの手段で指示づる必要が
あり、この指示が計算機コード及び命令実行時間をとる
ことである。
ボードかオフボードかを何等かの手段で指示づる必要が
あり、この指示が計算機コード及び命令実行時間をとる
ことである。
本発明は、Ｉ／１０ボート及びレジスタがオンチップＲ
ＡＭ及び１７０Ｍと並んでメモリ空間内にマツプされて
おり、またブ１コグラマの目に見えないハードウェアが
オフチップ参照を認識して、作動中にバス・アービトレ
ーション・”シーケンスをセラｔ・するマイクロコンビ
コータに係る。
ＡＭ及び１７０Ｍと並んでメモリ空間内にマツプされて
おり、またブ１コグラマの目に見えないハードウェアが
オフチップ参照を認識して、作動中にバス・アービトレ
ーション・”シーケンスをセラｔ・するマイクロコンビ
コータに係る。
本発明の特徴は、メモリ空間内のＩｌｏのマツピングが
利用可能イにメモリの大きさをマシン内のバイ１へ数に
より定まる大きさ以下に減するので、るこれらのビット
を、プログラマにより定められるビットの対応ジる組で
置換することにより回復されることである。
利用可能イにメモリの大きさをマシン内のバイ１へ数に
より定まる大きさ以下に減するので、るこれらのビット
を、プログラマにより定められるビットの対応ジる組で
置換することにより回復されることである。
本発明はＭｏ５ｔｐ、ｋ ＣｏｒｐｏｒａＮｏｎ （１
２１５Ｗｅｓｔ Ｃｒｏｓｂｙ Ｒｏａｄ、
Ｃａｒｒｏ１口ｏｎ、 １−ｅｘａｓ ７５００
６）のマイクロコンピュータのファミリを開発する過程
でなされた。このファミリについては、同社から入手可
能な印刷物”ＭＫ６８２００Ｐｒｉｎｃｉｐｌｅｓ ｏ
ｆ ０ｐｅｒａｔｉｏｎ” 、 Ｖｅｒｓｉｏｎ
２゜１、（１９８２年７月）に記載されてａ５す、その
記載内容を参照によりここに組入れたものとづる。
２１５Ｗｅｓｔ Ｃｒｏｓｂｙ Ｒｏａｄ、
Ｃａｒｒｏ１口ｏｎ、 １−ｅｘａｓ ７５００
６）のマイクロコンピュータのファミリを開発する過程
でなされた。このファミリについては、同社から入手可
能な印刷物”ＭＫ６８２００Ｐｒｉｎｃｉｐｌｅｓ ｏ
ｆ ０ｐｅｒａｔｉｏｎ” 、 Ｖｅｒｓｉｏｎ
２゜１、（１９８２年７月）に記載されてａ５す、その
記載内容を参照によりここに組入れたものとづる。
このファミリはシステム作動の大きなフレキシビリディ
を１９る意味で設計されたものであり、（ａ ）−膜化
Ｉ１０と共にオンチップＲＯＭ及びＲＡＭを有するシン
グルチップ・マイクロ−コンピュータとして、又は（ｂ
）オンチップＲＯＭ及びＲＡＭとオフデツプＲＯＭ及び
ＲＡＭとが存在する゛′部部分的拡張上モード、又は（
ｃ）７ｔンヂップＲΔＭどＡフチツブＲＯＭ及び（又は
）ＲＡＭとが存在する゛全拡張′°モードで用いられ４
ｑる。オフチップ・メモリはローカルバスにより接続さ
れており、また本発明はコーディングに何等の差もｔｆ
シにオンチップ及びオフチップ・アドレス基準の貯金を
許すメカニズムに係る。
を１９る意味で設計されたものであり、（ａ ）−膜化
Ｉ１０と共にオンチップＲＯＭ及びＲＡＭを有するシン
グルチップ・マイクロ−コンピュータとして、又は（ｂ
）オンチップＲＯＭ及びＲＡＭとオフデツプＲＯＭ及び
ＲＡＭとが存在する゛′部部分的拡張上モード、又は（
ｃ）７ｔンヂップＲΔＭどＡフチツブＲＯＭ及び（又は
）ＲＡＭとが存在する゛全拡張′°モードで用いられ４
ｑる。オフチップ・メモリはローカルバスにより接続さ
れており、また本発明はコーディングに何等の差もｔｆ
シにオンチップ及びオフチップ・アドレス基準の貯金を
許すメカニズムに係る。
このマイクロコンビコータのファミリで９、ボートとし
て用いられる入力／出力デバイス及び他のレジスタはメ
モリ空間内にマツプされている。
て用いられる入力／出力デバイス及び他のレジスタはメ
モリ空間内にマツプされている。
１６ビツト８ｎが用いられているので、利用可能なアド
レス範囲は６４Ｋ （６５，５３６＞バイトである。メ
モリ空間のマツプは、全体として参照符＠１００を付し
て！Ｔ１図に示されている。メモリアドレスＯ〜３２に
はＲＯＭに対して用いられる。
レス範囲は６４Ｋ （６５，５３６＞バイトである。メ
モリ空間のマツプは、全体として参照符＠１００を付し
て！Ｔ１図に示されている。メモリアドレスＯ〜３２に
はＲＯＭに対して用いられる。
特定の実施例では、セクション１ｏ２、又は４ Ｋ 。
はオンデツプＲＯＭに対して用いられ、またセクション
１０４は将来の拡張のために残されている。
１０４は将来の拡張のために残されている。
３２ Ｋ −４８Ｋからのアドレスを占有覆るマツプの
セクション１０６は外部メモリ又は入力／出力に対する
窓として用いられる。４８に−６２，７５Ｋからの範囲
を有するセクション１０ ＥｌはＲＡＭの将来の拡張の
ために残されてｄ３す、６２．７５ Ｋ −６３Ｋから
の＃＠囲を１５′９るセクション１１０がこの実施例中
のＲＡＭとして用いられる。６３ Ｋ −６４Ｋからの
範囲を有するセクション１１２はマイクロコンビコータ
の入力／出力を全て含んでいるポートに対して用いられ
る。メモリ・マツピングの使用は後で説明覆るような利
点を有づるが、他方に於て、１６ビツト託り口ろ利用可
能な６４Ｉく空間が最大限に利用され得す、実際に利用
可能なのは６４にアドレスよりも少ないという欠点を有
する。
セクション１０６は外部メモリ又は入力／出力に対する
窓として用いられる。４８に−６２，７５Ｋからの範囲
を有するセクション１０ ＥｌはＲＡＭの将来の拡張の
ために残されてｄ３す、６２．７５ Ｋ −６３Ｋから
の＃＠囲を１５′９るセクション１１０がこの実施例中
のＲＡＭとして用いられる。６３ Ｋ −６４Ｋからの
範囲を有するセクション１１２はマイクロコンビコータ
の入力／出力を全て含んでいるポートに対して用いられ
る。メモリ・マツピングの使用は後で説明覆るような利
点を有づるが、他方に於て、１６ビツト託り口ろ利用可
能な６４Ｉく空間が最大限に利用され得す、実際に利用
可能なのは６４にアドレスよりも少ないという欠点を有
する。
マイクロコンピュータがシングルチップ形式で用いられ
ており、外部メモリ・アドレスが存在しない時には、本
発明は適用されない。外部メモリが存在する場合には、
全６／！に範囲ではなくセクション１０６内の１６に窓
のみが利用可能である。
ており、外部メモリ・アドレスが存在しない時には、本
発明は適用されない。外部メモリが存在する場合には、
全６／！に範囲ではなくセクション１０６内の１６に窓
のみが利用可能である。
このマイクロコンピュータのファミリは、入力／出力が
インテンシブであり従って価値あるメモリ空間を保存づ
るよ−うに入力／出カニ１−ドを効率的にすることが有
利であるｆイスク・ドライブ又はビデオ・ターミナルの
蛸御のような用途に用いられるものと期待されている。
インテンシブであり従って価値あるメモリ空間を保存づ
るよ−うに入力／出カニ１−ドを効率的にすることが有
利であるｆイスク・ドライブ又はビデオ・ターミナルの
蛸御のような用途に用いられるものと期待されている。
マイクロコンピュータの二つの構成形式が第２Ａ図及び
第２Ｂ図に示されている。第２Ａ図は、ビン２０／Ｉ上
の′０″により示されているように部分的拡張モードで
あり、ＡンチップＲＯＭと、ＡンチップＲＡＭと、追加
ＲＯＭ２１２、追加ＲＡＭ２１４及び入力／出力２１６
にアクセスする１６ビツ１〜・バスであるローカルバス
２１０とが存在している。バスは二つの信号、バス・リ
クエスト２０６及びバス・グランド２０８、・により制
御され、また作動のモード（外部バス・モード）はモー
ド・ビン２．０４に与えられる外部信号により制御され
る。この構成形式では、マイクロコンピュータ２０２は
バス・グランタ〈バス・マスクとも呼ばれる）である。
第２Ｂ図に示されている。第２Ａ図は、ビン２０／Ｉ上
の′０″により示されているように部分的拡張モードで
あり、ＡンチップＲＯＭと、ＡンチップＲＡＭと、追加
ＲＯＭ２１２、追加ＲＡＭ２１４及び入力／出力２１６
にアクセスする１６ビツ１〜・バスであるローカルバス
２１０とが存在している。バスは二つの信号、バス・リ
クエスト２０６及びバス・グランド２０８、・により制
御され、また作動のモード（外部バス・モード）はモー
ド・ビン２．０４に与えられる外部信号により制御され
る。この構成形式では、マイクロコンピュータ２０２は
バス・グランタ〈バス・マスクとも呼ばれる）である。
第２Ｂ図は、ビン２０４上のパノー・コネクト′により
示されているように全拡張モードであり、オンデツプＲ
ＯＭは存在ｌ！ｆ、ローカル・バス２１０及びローカル
・メモリは部分的拡張モードと同様に存在しており、ま
たマイクロコンピュータをホスト・メモリ２２６及び他
のホスト人力／出力デバイス２２８と並んでホストＣＰ
Ｕ２２４に接続する双方向性バッ°ノア２２０及び追加
バス２２２が追加されている。この構成形式では、ホス
＋−ｃ’ｐｕがバス・グランタであり、マイクロコンピ
ュータ２０２は、データがローカル・バス２１０から転
送され得る以前に、導線２０８上にバス・リクエストを
送り、また導線２０６上にバス・グランド信号が到来す
るのを持つ必要がある。ホスｔ−ｃｐｕがホスト・バス
２２２へのアクセスを許す態勢にある時、ホストＣＰＵ
は二つのバスを接続する信号をバッファ２２０に送り、
次いでバス・グランド信号をマイクロコンビ−Ｌ−夕２
０２に送る。同一の組のビンがローカル・バス２１０に
対してもホスト・バス２２２に対しても用σ）られるこ
とは有利である。
示されているように全拡張モードであり、オンデツプＲ
ＯＭは存在ｌ！ｆ、ローカル・バス２１０及びローカル
・メモリは部分的拡張モードと同様に存在しており、ま
たマイクロコンピュータをホスト・メモリ２２６及び他
のホスト人力／出力デバイス２２８と並んでホストＣＰ
Ｕ２２４に接続する双方向性バッ°ノア２２０及び追加
バス２２２が追加されている。この構成形式では、ホス
＋−ｃ’ｐｕがバス・グランタであり、マイクロコンピ
ュータ２０２は、データがローカル・バス２１０から転
送され得る以前に、導線２０８上にバス・リクエストを
送り、また導線２０６上にバス・グランド信号が到来す
るのを持つ必要がある。ホスｔ−ｃｐｕがホスト・バス
２２２へのアクセスを許す態勢にある時、ホストＣＰＵ
は二つのバスを接続する信号をバッファ２２０に送り、
次いでバス・グランド信号をマイクロコンビ−Ｌ−夕２
０２に送る。同一の組のビンがローカル・バス２１０に
対してもホスト・バス２２２に対しても用σ）られるこ
とは有利である。
マイクロコンビコータ２０２がローカル・バス上のデバ
イスをアドレスする時、それが゛スレーブ°コンピュー
タとして用いられている事実は何等の困難も生じない。
イスをアドレスする時、それが゛スレーブ°コンピュー
タとして用いられている事実は何等の困難も生じない。
ローカル・バス上、に他のブＤセッサが存在しないので
、バス・グランド又はリクエストの必要は存在しない。
、バス・グランド又はリクエストの必要は存在しない。
システムがセットアツプされる時には、ＲＯＭ２１２、
ＲＡＭ２１４及びｌ１０２１６が、（第１図中の３２に
＝４８ Ｋ ｈ曹うの＞１６Ｋ ＤＭＡ窓の外側にあ
るメモリ空間にアドレスを与えられ、またＣＰＵはそれ
らをオンデツプとして取扱う。即ち、バス制御は必要と
されないし使用もされない。
ＲＡＭ２１４及びｌ１０２１６が、（第１図中の３２に
＝４８ Ｋ ｈ曹うの＞１６Ｋ ＤＭＡ窓の外側にあ
るメモリ空間にアドレスを与えられ、またＣＰＵはそれ
らをオンデツプとして取扱う。即ち、バス制御は必要と
されないし使用もされない。
マイクロコンピュータ２０２内には少なくとも二つのバ
スが存在する。その一つは、ＣＰＵからオンチップＲＯ
Ｍ及びＲＡＭ並びに外部バスへアドレスを導くアドレス
・バスである。もう一つは、ＣＰＵからボートへデータ
、アドレス及びインタラブドを導くアドレス／データ／
インタラブ１へ・ボート・バスである。このボート・バ
スは全ての入力／出力にも通じている。また、入力／出
力ボートと組合されているビンから外界へ延びる外部バ
ス２１０が存在しでいる。
スが存在する。その一つは、ＣＰＵからオンチップＲＯ
Ｍ及びＲＡＭ並びに外部バスへアドレスを導くアドレス
・バスである。もう一つは、ＣＰＵからボートへデータ
、アドレス及びインタラブドを導くアドレス／データ／
インタラブ１へ・ボート・バスである。このボート・バ
スは全ての入力／出力にも通じている。また、入力／出
力ボートと組合されているビンから外界へ延びる外部バ
ス２１０が存在しでいる。
本発明の作動は、マイクロコンピュータ２０２のＣＰＵ
の一部分と選択されたボート及びメモリ・ユニットとの
概要を示す第３図を参照することにより理解されよう。
の一部分と選択されたボート及びメモリ・ユニットとの
概要を示す第３図を参照することにより理解されよう。
ブ］］ツク３０２により示されているＣＰＵのバルクは
Ａ Ｌ−Ｕユニット、マイクロコード及びメモリ・−１
ントローラ・ユニットを含んでいる。
Ａ Ｌ−Ｕユニット、マイクロコード及びメモリ・−１
ントローラ・ユニットを含んでいる。
このマイクロコンピュータ内で、第Ｎ命令の実行の開始
時に第（Ｎ＋１）命令のアドレスが、ＣＰｔＪ３０２の
残りの部分と通信しているメモリ・アドレス・レジスタ
３０３内に駐在しているように、命令が先取りされる。
時に第（Ｎ＋１）命令のアドレスが、ＣＰｔＪ３０２の
残りの部分と通信しているメモリ・アドレス・レジスタ
３０３内に駐在しているように、命令が先取りされる。
メ七り・アドレス・レジスタ３０３は１６ビツトのアド
レス・バス３０６に接続されており、このアドレス・バ
ス３０６と、ボート・デコディング・ユニツ）−３１２
と、ＡンヂップＲＯＭ３１４と、ＡンヂップＲＡＭ３１
６と、マルチプレクサ３２１ど、ボート３１８及び３２
４とにセレクタ３１０が接続されている。
レス・バス３０６に接続されており、このアドレス・バ
ス３０６と、ボート・デコディング・ユニツ）−３１２
と、ＡンヂップＲＯＭ３１４と、ＡンヂップＲＡＭ３１
６と、マルチプレクサ３２１ど、ボート３１８及び３２
４とにセレクタ３１０が接続されている。
セレクタ３１０は、命令の都度アドレス・レジスタ３０
３の内容を検査するアコーダを含んでいる。
３の内容を検査するアコーダを含んでいる。
もしアドレスがメモリの指定された範囲内にあれば、セ
レクタ３１０は対応するハードウェアをイネーブルする
。例えば、もしアドレスがＲＯＭ内にあれば、ＲＯＭ３
１４がセレクタ３１０がらの信号によりイネーブルされ
る。メモリ・ロケーシヨンのアドレスのみがバス３０６
上ヲ導かれる。
レクタ３１０は対応するハードウェアをイネーブルする
。例えば、もしアドレスがＲＯＭ内にあれば、ＲＯＭ３
１４がセレクタ３１０がらの信号によりイネーブルされ
る。メモリ・ロケーシヨンのアドレスのみがバス３０６
上ヲ導かれる。
実際データはバス３０４即ちアドレス／データ／インタ
ラブド・バス上を導かれる。このバスの作動は米国特許
出願第 月明細組に記載されており、
その内容を参照によりここに組入れたものとする。バス
３０４はボート・デコード回路３１２、ＲＯＭ３１４、
ＲＡＭ３１６ポート３１８．３１９．３２４及び３２６
すＣびにモード制御回路３２０と通信づる。
ラブド・バス上を導かれる。このバスの作動は米国特許
出願第 月明細組に記載されており、
その内容を参照によりここに組入れたものとする。バス
３０４はボート・デコード回路３１２、ＲＯＭ３１４、
ＲＡＭ３１６ポート３１８．３１９．３２４及び３２６
すＣびにモード制御回路３２０と通信づる。
作動の仕方を説明すると、セレクタ３１０はメモリ・ア
ドレス・レジスタ３０３内のアドレスに応動する。いま
セレクタ３１ｏがＲＯＭアドレスに応動すると、ＲＯＭ
イネーブル信号を発し、これが１１０Ｍ３１４に入る。
ドレス・レジスタ３０３内のアドレスに応動する。いま
セレクタ３１ｏがＲＯＭアドレスに応動すると、ＲＯＭ
イネーブル信号を発し、これが１１０Ｍ３１４に入る。
また、アドレスはバス３０６を軽Ｔ ＲＯＭ’３１４
ニ入ル。ＲＯＭ かう１７）データ出力はバス３３ｏ４
を経てＣＰＵの残りの部分に入る。同一の過程がＡンチ
ップＲＡＭに対しても行われる。入力／出力の場合には
、セレクタ３１０はアドレスに応動して、信号をポー］
〜・デ］−グ３１２に送り、ボート・ｆ］−ダ３１２が
メモリ・アドレスを読んで、１６ビツトのメモリ・アド
レスから６ビツトのボート・アドレスを発し、これがバ
ス３０４を杼τボート３１９に入る。ボート３１９はそ
のアドレスに応動して、続いてバス３０４上に与えられ
るデータを受入れる。データが一般的入力／出力情報で
ある特別な場合には、マルチプレクサ３３２がデータを
ボート３１９のレジスタからボート・ビン３３４へ通し
、またボート３１８は用いられない。この作動モードは
典型的にマイクロコンピュータがそれよりも大きな計算
機シスデム内の周辺装置を制御するシングルチップ・コ
ンピュータであり、データが周辺装置に対して、またホ
スト・コンピュータに対して授受される時に用いられる
。
ニ入ル。ＲＯＭ かう１７）データ出力はバス３３ｏ４
を経てＣＰＵの残りの部分に入る。同一の過程がＡンチ
ップＲＡＭに対しても行われる。入力／出力の場合には
、セレクタ３１０はアドレスに応動して、信号をポー］
〜・デ］−グ３１２に送り、ボート・ｆ］−ダ３１２が
メモリ・アドレスを読んで、１６ビツトのメモリ・アド
レスから６ビツトのボート・アドレスを発し、これがバ
ス３０４を杼τボート３１９に入る。ボート３１９はそ
のアドレスに応動して、続いてバス３０４上に与えられ
るデータを受入れる。データが一般的入力／出力情報で
ある特別な場合には、マルチプレクサ３３２がデータを
ボート３１９のレジスタからボート・ビン３３４へ通し
、またボート３１８は用いられない。この作動モードは
典型的にマイクロコンピュータがそれよりも大きな計算
機シスデム内の周辺装置を制御するシングルチップ・コ
ンピュータであり、データが周辺装置に対して、またホ
スト・コンピュータに対して授受される時に用いられる
。
作動が外部メモリからの読取りである場合には、アドレ
スはバス３０６から肖接に拡張ボート３１８に入る。こ
の拡張ボートは第３３図には別の論理ユニットとして示
されているが、物理的にはボート３１９と一体化されて
いる。アドレスはボート３１８を通り、またマルチプレ
クサ３３２を過つて、バスが利用可能であれば直ちにパ
ッド３３４に入るので、外部メモリはアドレスをデコー
ドする時間を有し、最短時間で応動する。
スはバス３０６から肖接に拡張ボート３１８に入る。こ
の拡張ボートは第３３図には別の論理ユニットとして示
されているが、物理的にはボート３１９と一体化されて
いる。アドレスはボート３１８を通り、またマルチプレ
クサ３３２を過つて、バスが利用可能であれば直ちにパ
ッド３３４に入るので、外部メモリはアドレスをデコー
ドする時間を有し、最短時間で応動する。
マイクロコンピュータが、前記のＤＭＡ窓を通じて外部
メモリにアクＵスづる拡張モードの一つにある時には、
マルチプレクサご）２８及び３３２がそれぞれレジスタ
３２４及び拡張ボート３１８からの信号をパッドへ通し
、また一般的入力／′出出水ボート２６及び３１９は用
いられイｆい。
メモリにアクＵスづる拡張モードの一つにある時には、
マルチプレクサご）２８及び３３２がそれぞれレジスタ
３２４及び拡張ボート３１８からの信号をパッドへ通し
、また一般的入力／′出出水ボート２６及び３１９は用
いられイｆい。
二つ又はそれ以−ヒのプロセッサがバスを共用する時に
は、その一方がバス・グランタである必要があり、他方
はバスへのアクセスをリクエストしなければならない。
は、その一方がバス・グランタである必要があり、他方
はバスへのアクセスをリクエストしなければならない。
モード制御部３２０は、マイクロコンピュータ２０２が
バス・グランタであるべきかバス・リクコ°スタである
べきかを決定するためパワ・アップ中に使用者によりセ
ラ１〜され、この信号がセレクタ３１０へ送られる。ま
た、マスタ／スレーブ（グランタ又はリクエスタ）信号
−がバス・°アービトレーション・ユニット３２２に送
られる。このユニットは、外部バスが必要とされる時、
セレクタ３１０からも信号を受ける。もしマイクロコン
ピュータ２０２がバス・リクエスタであり、且ホスト・
コンピュータにデータを送ることを希望すれば、バス・
アービトレーション・ユニット３２２が信号を外部バス
制御レジスタ３２４に送り、この信号は次いでマルチプ
レクサ３２８を通ってパッド３３０に入る。セレクタ３
１０がその間にホルト信号をＣＰＵに送って、バス・グ
ランド信号がパッド３３０の伯の一つに受信されてデー
タ転送動作が完了されるまでＣＰＬＪをホルトする。こ
の事象シーケンスが、外部参照がＤＭＡ窓を通じてなさ
れる時は常に繰返される。
バス・グランタであるべきかバス・リクコ°スタである
べきかを決定するためパワ・アップ中に使用者によりセ
ラ１〜され、この信号がセレクタ３１０へ送られる。ま
た、マスタ／スレーブ（グランタ又はリクエスタ）信号
−がバス・°アービトレーション・ユニット３２２に送
られる。このユニットは、外部バスが必要とされる時、
セレクタ３１０からも信号を受ける。もしマイクロコン
ピュータ２０２がバス・リクエスタであり、且ホスト・
コンピュータにデータを送ることを希望すれば、バス・
アービトレーション・ユニット３２２が信号を外部バス
制御レジスタ３２４に送り、この信号は次いでマルチプ
レクサ３２８を通ってパッド３３０に入る。セレクタ３
１０がその間にホルト信号をＣＰＵに送って、バス・グ
ランド信号がパッド３３０の伯の一つに受信されてデー
タ転送動作が完了されるまでＣＰＬＪをホルトする。こ
の事象シーケンスが、外部参照がＤＭＡ窓を通じてなさ
れる時は常に繰返される。
モード制御ユニット３２０の作動は米国特許出願第 −
月明細組に一層詳細に記 載されている。このユニットは、ＣＰＵがバス・グラン
タであるがバス・リクエスタであるかを定めるリセット
中の信号に応ｅ する。メモリ拡張モードでは、外部Ｒ
ＯＭのみか内部ＲＯＭ及び外部ＲＯＭの双方かがパワ・
オン初期化シークンス中に定められる。米国特許出願第 号明細書に説明されているように、メモリ拡張モードは
プログラム実行過程中に変更され得る。
月明細組に一層詳細に記 載されている。このユニットは、ＣＰＵがバス・グラン
タであるがバス・リクエスタであるかを定めるリセット
中の信号に応ｅ する。メモリ拡張モードでは、外部Ｒ
ＯＭのみか内部ＲＯＭ及び外部ＲＯＭの双方かがパワ・
オン初期化シークンス中に定められる。米国特許出願第 号明細書に説明されているように、メモリ拡張モードは
プログラム実行過程中に変更され得る。
第４図には、バス・アービトレーション・ユニット３２
２の簡単化された形態が示されている。
２の簡単化された形態が示されている。
：Ｌニット４１ ’０は、けレクタ３１０から到来する
導線／１１２上の信号と、ビン２０６から到来する導線
４１４上のバス・イン信号とを交番プる。ユニット４１
０の出力は、バスの制御を有効にラッチするユニット４
２０に入り、Ｊ、たユニット４．２０の出力は、バスが
利用可能であることを指示するべくセレクタ３１０に戻
る。ユニット／Ｉ３０はビン２０８上のバス・アラ（−
信号をドライヴする。
導線／１１２上の信号と、ビン２０６から到来する導線
４１４上のバス・イン信号とを交番プる。ユニット４１
０の出力は、バスの制御を有効にラッチするユニット４
２０に入り、Ｊ、たユニット４．２０の出力は、バスが
利用可能であることを指示するべくセレクタ３１０に戻
る。ユニット／Ｉ３０はビン２０８上のバス・アラ（−
信号をドライヴする。
ＣＰ ＬＪがマスクである場合とスレーブである場合と
に分けて回路の作動を説明するのが便利である。
に分けて回路の作動を説明するのが便利である。
ＣＰＵがバス・スレーブである時には、メモリ・アドレ
ス・レジスタ３０７が１６ＫＤＭＡ窓内にアドレス・レ
ジスタを含ｌυでいることを指示するＤＭ’Ａ信号がシ
イクルを開始させる。ノア・ゲート４３３はこのｌ）
Ｍ△信りと導ｔｌＡ４３２上のスレーブ信号とに応動し
て、ＣＰ ＬＪがバス・リクエスタであることを指示づ
る。ゲート４３３の出力はインバータ４３４で反転され
モード・トランジスタ４０２（モード・トランジスタ４
０２及び４０４はそれぞれＣＰＵがバス・リクＬスタ若
しくはグランタである時に信号バスを開く）を通過し、
更にインバータ４３８で反転されて、ビン２０８に入る
。この場合のバス・アウト信号はバス・リクエストであ
り、導線４２８上のバス利用可能信号は導線４１４上の
バス・イン信号（バス・グランド信号）を持だな（）れ
ばならない。バス・イン信号はノア・ゲート４１３内で
導線１１２上の外部メモリ・サイクル伯母と組合さり、
また直接にノア・ゲート４２４に入る。ノア・ゲート４
１３の出力は導線４２１を経てノア・ゲート４２２に入
る。ノア・ゲート４２４には、も−）一つの入力として
遅延ユニット４３６から導線４２６を経て被遅延バス・
リフ１ス１−信号が与えられる。
ス・レジスタ３０７が１６ＫＤＭＡ窓内にアドレス・レ
ジスタを含ｌυでいることを指示するＤＭ’Ａ信号がシ
イクルを開始させる。ノア・ゲート４３３はこのｌ）
Ｍ△信りと導ｔｌＡ４３２上のスレーブ信号とに応動し
て、ＣＰ ＬＪがバス・リクエスタであることを指示づ
る。ゲート４３３の出力はインバータ４３４で反転され
モード・トランジスタ４０２（モード・トランジスタ４
０２及び４０４はそれぞれＣＰＵがバス・リクＬスタ若
しくはグランタである時に信号バスを開く）を通過し、
更にインバータ４３８で反転されて、ビン２０８に入る
。この場合のバス・アウト信号はバス・リクエストであ
り、導線４２８上のバス利用可能信号は導線４１４上の
バス・イン信号（バス・グランド信号）を持だな（）れ
ばならない。バス・イン信号はノア・ゲート４１３内で
導線１１２上の外部メモリ・サイクル伯母と組合さり、
また直接にノア・ゲート４２４に入る。ノア・ゲート４
１３の出力は導線４２１を経てノア・ゲート４２２に入
る。ノア・ゲート４２４には、も−）一つの入力として
遅延ユニット４３６から導線４２６を経て被遅延バス・
リフ１ス１−信号が与えられる。
ノア・ゲート４２２及び４２４は導線４２３．４２５に
より交差接続されており、リヒットされるまで制郊信号
をラッチする。それぞれスレーブ及びマスク・モードに
対して用いられるモード・トランジスタ／１０２’及び
４０４′はバス・７クイジシヨン信号を導線４２８に通
す。モード・トランジスタは、通常の回路で発生される
マスタ／スレーブ信号に応動する。導線４２８１の信号
は、前記のように、バスが利用可能であることを指示す
るべくヒレフタご３１０に戻る。
より交差接続されており、リヒットされるまで制郊信号
をラッチする。それぞれスレーブ及びマスク・モードに
対して用いられるモード・トランジスタ／１０２’及び
４０４′はバス・７クイジシヨン信号を導線４２８に通
す。モード・トランジスタは、通常の回路で発生される
マスタ／スレーブ信号に応動する。導線４２８１の信号
は、前記のように、バスが利用可能であることを指示す
るべくヒレフタご３１０に戻る。
ＣＰＵがバス・マスクである時には、常態ではＣＰＵが
バスを制御しており、それを主張するだめの信号は必要
とされない。もし他のデバイスが外部メＥす・サイクル
の開始の時点で°バスを使用していれば、バスを使用し
ている外部デバイスがバスをレリーズするまＣ７″−夕
転送が開始されないようにノア・ゲート４１３及び４２
４へのバス・イン入力が導線／１２８上のバス・イネー
ｙ′信号を阻止する。
バスを制御しており、それを主張するだめの信号は必要
とされない。もし他のデバイスが外部メＥす・サイクル
の開始の時点で°バスを使用していれば、バスを使用し
ている外部デバイスがバスをレリーズするまＣ７″−夕
転送が開始されないようにノア・ゲート４１３及び４２
４へのバス・イン入力が導線／１２８上のバス・イネー
ｙ′信号を阻止する。
ＣＰＵがバス・マスクであり、ｌ外部デバイスがバスを
リクエストしている場合には、バス・グランド信舅を形
成でるべく、リクエスト・オン・バス・インがノア・ゲ
ート４３９内でＳ線４２８上の常態の低状態と相合さる
。
リクエストしている場合には、バス・グランド信舅を形
成でるべく、リクエスト・オン・バス・インがノア・ゲ
ート４３９内でＳ線４２８上の常態の低状態と相合さる
。
要約づると、バス・アービトレーション・ユニット３２
２は、ＣＰＵがバス・グランタであるべきかバス・リク
エスタであるべきかを定めるモード制御ユニット３２０
から入力信りを受ける。その信号が、バンド３３０の一
つの電圧に応動して、パワ・アップ時間中に伝達される
。拡張モード（全又は部分的）はリセット中にセレクト
されるが、ビット操作命令によりボート１５内のセレク
トされたビットを変更することによってシステム作動中
に変更され青る。外部参照がセレクタ３１０内でデコー
ドされる時、バス・アービトレーション・ユニット３２
２はイネーブルされて、もしＣＰＵがバス・リクエスタ
であるなら４ｆバス・リクエストを主張し、またｂｂｃ
ｐｕがバス・グランタであるならば、周辺デバイスがバ
スを制御しているか否かをしるべくチェックする。もし
バスが使用可能でな【ノれば、バスが使用可能になるま
でホルト信号がＣＰＵをホルトする。このシーケンスは
、伯のマイクロコンピュータの場合にはバス制御シーケ
ンス内でコード化しな番ノればならないプログラマの目
に見えない。
２は、ＣＰＵがバス・グランタであるべきかバス・リク
エスタであるべきかを定めるモード制御ユニット３２０
から入力信りを受ける。その信号が、バンド３３０の一
つの電圧に応動して、パワ・アップ時間中に伝達される
。拡張モード（全又は部分的）はリセット中にセレクト
されるが、ビット操作命令によりボート１５内のセレク
トされたビットを変更することによってシステム作動中
に変更され青る。外部参照がセレクタ３１０内でデコー
ドされる時、バス・アービトレーション・ユニット３２
２はイネーブルされて、もしＣＰＵがバス・リクエスタ
であるなら４ｆバス・リクエストを主張し、またｂｂｃ
ｐｕがバス・グランタであるならば、周辺デバイスがバ
スを制御しているか否かをしるべくチェックする。もし
バスが使用可能でな【ノれば、バスが使用可能になるま
でホルト信号がＣＰＵをホルトする。このシーケンスは
、伯のマイクロコンピュータの場合にはバス制御シーケ
ンス内でコード化しな番ノればならないプログラマの目
に見えない。
第１図から解るように、ボート及び外部参照に対するメ
モリ・マツピングの使用は利用可能なメモリ範囲を減じ
ている。有効に、１６ビツト・アドレスの幾つかのビッ
トは、データがボートまたは外部メモリへ送られるべき
か否かを指示するフラグとして用いられている。ここで
示されたようにメモリ空間の１６Ｋが外部アクセスのた
めに残されている場合、全６４にではなく単に１６Ｋが
外部メモリ２１４及び２１２に対して利用可能である。
モリ・マツピングの使用は利用可能なメモリ範囲を減じ
ている。有効に、１６ビツト・アドレスの幾つかのビッ
トは、データがボートまたは外部メモリへ送られるべき
か否かを指示するフラグとして用いられている。ここで
示されたようにメモリ空間の１６Ｋが外部アクセスのた
めに残されている場合、全６４にではなく単に１６Ｋが
外部メモリ２１４及び２１２に対して利用可能である。
６４にの全メモリ範囲は二つのフラグ・ビット、この特
別の場合にはメモリ・アドレスのビット１４及び１５、
を置換することにより回復される。
別の場合にはメモリ・アドレスのビット１４及び１５、
を置換することにより回復される。
システムが部分的拡張モードにあり、■メモリアドレス
空ゝ間の一部として含まれている外部メモリが存在する
時には、信号はモード制御ユニット３２０により、また
セレクタ３１０によりマルチブレクＩｊ３２１へ送られ
る。モード制御ユニット３２０は、外部メモリがシステ
ム内に存在することをマルチプレクサに知らせ、またセ
レクタ３１０は、この特定のアドレスが外部メモリへ行
こうとしていることをマルチプレクサに知らせる。マル
チプレクサ３２１は窓ビット・レジスタ３２２から二つ
の交替ピッ１〜を受け、それらをバス３０６上に存在す
るアドレス内の高位ビットに置換づる。新しいビットは
拡張ボート３１８に伝達され、そこで古いビットと交Ｖ
ｔする。次いで、新しいアドレスがパッド３３４ヘマル
チプレクサ３３２を通じて伝達される。
空ゝ間の一部として含まれている外部メモリが存在する
時には、信号はモード制御ユニット３２０により、また
セレクタ３１０によりマルチブレクＩｊ３２１へ送られ
る。モード制御ユニット３２０は、外部メモリがシステ
ム内に存在することをマルチプレクサに知らせ、またセ
レクタ３１０は、この特定のアドレスが外部メモリへ行
こうとしていることをマルチプレクサに知らせる。マル
チプレクサ３２１は窓ビット・レジスタ３２２から二つ
の交替ピッ１〜を受け、それらをバス３０６上に存在す
るアドレス内の高位ビットに置換づる。新しいビットは
拡張ボート３１８に伝達され、そこで古いビットと交Ｖ
ｔする。次いで、新しいアドレスがパッド３３４ヘマル
チプレクサ３３２を通じて伝達される。
この置換により、プログラマはブ［１グラム進行過程中
にユニット３２３内の窓ピッ１〜を変更づることができ
る。従って、プログラマは、オフチップ参照がユニット
３２２内の二つのビットにより定められた１６に窓内に
ある限りは、プログラマ側での何等のコーディングもイ
【シにオフチップ及びオフチップ参照を混合し得る。も
しプログラマが１６に窓を越える拡張を希望Ｊれば、プ
ログラマはビット操作命令によりユニット３２２内のビ
ットを変更することになる。このシステムは、■内のピ
ット数により定まるアドレス空間よりも大きいアドレス
空間にプログラマがアクセスしたい時にミニコンピユー
タで通常行われるメモリ・セグメンテーシヨン及び拡張
とは異なる。この場合には、アクセスされるアドレス空
間は語内の１６ビツトにより定まるものと同一の６４
Ｋである。
にユニット３２３内の窓ピッ１〜を変更づることができ
る。従って、プログラマは、オフチップ参照がユニット
３２２内の二つのビットにより定められた１６に窓内に
ある限りは、プログラマ側での何等のコーディングもイ
【シにオフチップ及びオフチップ参照を混合し得る。も
しプログラマが１６に窓を越える拡張を希望Ｊれば、プ
ログラマはビット操作命令によりユニット３２２内のビ
ットを変更することになる。このシステムは、■内のピ
ット数により定まるアドレス空間よりも大きいアドレス
空間にプログラマがアクセスしたい時にミニコンピユー
タで通常行われるメモリ・セグメンテーシヨン及び拡張
とは異なる。この場合には、アクセスされるアドレス空
間は語内の１６ビツトにより定まるものと同一の６４
Ｋである。
追加メモリは得られていない。
本発明によれば、マイクロコンピュータ２０２によりア
ドレスされ得る最大メモリは、上記の６４にのメモリに
、オンチップ・ボートの４７に＋１にの最大であって良
いオフチップ又はオフチップの１」−カル・メモリを加
えたものである。１ −
ドレスされ得る最大メモリは、上記の６４にのメモリに
、オンチップ・ボートの４７に＋１にの最大であって良
いオフチップ又はオフチップの１」−カル・メモリを加
えたものである。１ −
第１図は本発明により構成されたマイクロコンビコータ
のメモリマツプの概要図である。 第２八図はマイクロコンピュータとオフチップ・メモリ
にアクセスする［１−カル・バスとを含んでいるシステ
ムの概要図である。 第２Ｂ図はオフチップ・メモリにアクセスし、且ホスト
ＣＰＵにより制御されるホスト・バスにバッファにより
接続される１コーカル・バスをイテするマイクロコンビ
１−夕の概要図である。 第３図は本発明により構成されたマイクロコンピュータ
のＣＰＵの部分の概要図である。 第４図は第３図中に示されている回路の一つの概要図で
ある。 １００・・・メモリ空間のマツプ、２０２・・・マイク
ロコンピュータ、２１０・・・ローカル・バス、２２２
・・・ホスト・バス、３０２・・・ＣＰＬＪ、３０３・
・・メモリ・アドレス・レジスタ、３１０・・・セレク
タ。 ３１２・・・ボート・デコード回路、３１４・・・ＲＯ
Ｍ。 ３１６・・・ＲＡＭ、３１８・・・拡張ボート、３２０
・・・モード制御ユニット、３２２・・・バス・アービ
トレーション回路、３２４・・・外部バス制御回路特許
出願人 モスチック・］−ポレイション代 理
人 弁 理 士 明 石 昌 毅
（方 式）（自 発） 手続補正内 昭和５９年８月３０日 特許庁長官 若 杉 和 夫 殿 １、事イ′１の表示 昭和５９イ■特Ｗ［願第０３９７
１１４２、発明の名称 集積回路？イクＯプ［１セツリ ３、補正をづる者 事イ！［との関係 特γを出願人 任 所 アメリカ合衆国テキサス用、カーロール］−
ン、ピー・Ａ−・ボックス １６９ 名 称 モスチック・ｌ−ボレイション４、代理人 居 所 ノ１０４東京都中央ト新川１丁目５Ｍ１９号
茅場町長岡ビル３階 電話５５１−４．１７１６、補正
の対象 明１１１Ｆｆｆ （内容に変更はありまけん
）７、補正の内容 別紙の通り
のメモリマツプの概要図である。 第２八図はマイクロコンピュータとオフチップ・メモリ
にアクセスする［１−カル・バスとを含んでいるシステ
ムの概要図である。 第２Ｂ図はオフチップ・メモリにアクセスし、且ホスト
ＣＰＵにより制御されるホスト・バスにバッファにより
接続される１コーカル・バスをイテするマイクロコンビ
１−夕の概要図である。 第３図は本発明により構成されたマイクロコンピュータ
のＣＰＵの部分の概要図である。 第４図は第３図中に示されている回路の一つの概要図で
ある。 １００・・・メモリ空間のマツプ、２０２・・・マイク
ロコンピュータ、２１０・・・ローカル・バス、２２２
・・・ホスト・バス、３０２・・・ＣＰＬＪ、３０３・
・・メモリ・アドレス・レジスタ、３１０・・・セレク
タ。 ３１２・・・ボート・デコード回路、３１４・・・ＲＯ
Ｍ。 ３１６・・・ＲＡＭ、３１８・・・拡張ボート、３２０
・・・モード制御ユニット、３２２・・・バス・アービ
トレーション回路、３２４・・・外部バス制御回路特許
出願人 モスチック・］−ポレイション代 理
人 弁 理 士 明 石 昌 毅
（方 式）（自 発） 手続補正内 昭和５９年８月３０日 特許庁長官 若 杉 和 夫 殿 １、事イ′１の表示 昭和５９イ■特Ｗ［願第０３９７
１１４２、発明の名称 集積回路？イクＯプ［１セツリ ３、補正をづる者 事イ！［との関係 特γを出願人 任 所 アメリカ合衆国テキサス用、カーロール］−
ン、ピー・Ａ−・ボックス １６９ 名 称 モスチック・ｌ−ボレイション４、代理人 居 所 ノ１０４東京都中央ト新川１丁目５Ｍ１９号
茅場町長岡ビル３階 電話５５１−４．１７１６、補正
の対象 明１１１Ｆｆｆ （内容に変更はありまけん
）７、補正の内容 別紙の通り
Claims (1)
- 【特許請求の範囲】 オンデツプ・メモリに対づるメモリ・アドレス範囲Ａ、
オフチ・２プ・メ〔りに対づるメモリ・アドレス範囲と
、オンチップ人力／出力ポートを通過するオフチップ参
照に対づるメモリ・アドレス範囲とを含んでいるメモリ
・アドレス空間を有する集積回路マ、イク［：１プロセ
ツサに於て、中央処理ユニットと、 少なくとも一つの入力／出力ボートと、オンチップ・メ
七りと、 メモリ空間内のアドレスを記憶づるための少なくとも一
つのレジスタと、 前記の少なくと６一つの入力／出力ボートに接続されて
いる外部バスを制御Ｉｉるための手段とを含んでＪ３つ
、マイク１］プロセツυ内で選択手段が自動的に前記レ
ジスタ内に記憶されたメモリ・アドレスをテストし、ま
た所定のオフチップ範囲内のメモリ・アドレスに応動し
て、前記外部バスを制御するべくオンチップ・バス制御
回路をアクティベートすることを特徴とづる集積回路マ
イクロプロセツサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/471,095 US4649471A (en) | 1983-03-01 | 1983-03-01 | Address-controlled automatic bus arbitration and address modification |
| US471095 | 1983-03-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168556A true JPS59168556A (ja) | 1984-09-22 |
Family
ID=23870233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039711A Pending JPS59168556A (ja) | 1983-03-01 | 1984-03-01 | 集積回路マイクロプロセツサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4649471A (ja) |
| EP (1) | EP0117836B1 (ja) |
| JP (1) | JPS59168556A (ja) |
| DE (2) | DE3481392D1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145347A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | マイクロコンピユ−タ |
| JPS61156338A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | マルチプロセツサシステム |
| US4764896A (en) * | 1985-07-01 | 1988-08-16 | Honeywell Inc. | Microprocessor assisted memory to memory move apparatus |
| JPS6320676A (ja) * | 1986-07-15 | 1988-01-28 | Brother Ind Ltd | ワードプロセツサ |
| US4881195A (en) * | 1986-11-26 | 1989-11-14 | Rockwell International Corp. | Multi-requester arbitration circuit |
| EP0357075A3 (en) * | 1988-09-02 | 1991-12-11 | Fujitsu Limited | Data control device and system using the same |
| US4979148A (en) * | 1988-12-09 | 1990-12-18 | International Business Machines Corporation | Increasing options in mapping ROM in computer memory space |
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| US5086407A (en) * | 1989-06-05 | 1992-02-04 | Mcgarity Ralph C | Data processor integrated circuit with selectable multiplexed/non-multiplexed address and data modes of operation |
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| JP3466212B2 (ja) * | 1991-09-17 | 2003-11-10 | インテル・コーポレーション | コンピュータシステム |
| FR2696561B1 (fr) * | 1992-10-02 | 1994-12-23 | Sgs Thomson Microelectronics | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. |
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| US20050114850A1 (en) * | 2003-10-29 | 2005-05-26 | Saurabh Chheda | Energy-focused re-compilation of executables and hardware mechanisms based on compiler-architecture interaction and compiler-inserted control |
| CN100405341C (zh) * | 2003-11-10 | 2008-07-23 | 鸿富锦精密工业（深圳）有限公司 | 总线电路装置及系统 |
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- 1984-02-27 DE DE8484630029T patent/DE3481392D1/de not_active Expired - Fee Related
- 1984-02-27 EP EP84630029A patent/EP0117836B1/en not_active Expired
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Patent Citations (5)
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