CN100405341C

CN100405341C - 总线电路装置及系统

Info

Publication number: CN100405341C
Application number: CNB2003101121630A
Authority: CN
Inventors: 许俊彬
Original assignee: Hongfujin Precision Industry Shenzhen Co Ltd; Hon Hai Precision Industry Co Ltd
Current assignee: Hongfujin Precision Industry Shenzhen Co Ltd; Hon Hai Precision Industry Co Ltd
Priority date: 2003-11-10
Filing date: 2003-11-10
Publication date: 2008-07-23
Anticipated expiration: 2023-11-10
Also published as: CN1617119A

Abstract

本发明提供一种可弹性串接扩充在总线上的电路装置。该总线电路装置包括：一功能芯片；一二进制加法运算器，用于设定该总线电路装置的总线地址；一位于该电路装置输入端的第一连接器；以及一位于该电路装置输出端的第二连接器。本发明还提供一种可弹性串接扩充在总线上的电路系统。该总线电路系统包括：一实现控制功能的控制电路装置；至少一总线电路装置，该总线电路装置进一步包括：一功能芯片、一第一连接器、一第二连接器、以及一二进制加法运算器，用于设定该总线电路装置的总线地址。

Description

总线电路装置及系统

【技术领域】

本发明涉及一种电路装置及系统，尤其涉及一种可进行串接弹性扩充，并可供重复利用的总线电路装置及系统。

【背景技术】

目前，与总线相连接的众多设备，如MCU(Micro Controller Unit，微控制器)、LCD(Liquid Crystal Display，液晶显示器)驱动器、LED(Low Emitting Diode，发光二极管)驱动器、存储器、I/O端口扩展器、键盘接口等，均需要有一唯一总线地址用于识别这些设备。

为给与总线相连接的众多设备设定总线地址，业界常用的方法是通过每一设备相应的线路，人工设定其总线地址。参阅图1所示，为现有的总线电路系统示意图。若干总线电路装置120、130、140及150相互并行连接之后串行连接至一控制芯片110。若干总线电路装置120、130、140及150的总线地址是通过人工布局其总线地址管脚A₀、A₁及A₂而设定：总线电路装置120，将其总线地址管脚A₀、A₁、A₂均接至低电平；总线电路装置130，将其总线地址管脚A₀接至电源高电平VCC，总线地址管脚A₁、A₂均接至低电平；总线电路装置140，将其总线地址管脚A₀、A₂接至低电平，总线地址管脚A₁接至电源高电平VCC；总线电路装置150，将其总线地址管脚A₀、A₁接至电源高电平VCC，总线地址管脚A₂接至低电平。由于电源高电平对应为逻辑“1”，低电平对应为逻辑“0”，所以，若干总线电路装置120、130、140及150的总线地址分别为“000”、“001、“010”、“011”。

上述现有的总线地址设定方法，虽然可以唯一地设定每一设备的总线地址，但该方法非常不够弹性。当要增加新设备时，就必须修改原先电路线的布局，重新制作PCB(Printed Circuit Board)。而且，原先PCB也无法再扩充利用。

【发明内容】

针对现有技术的不足，本发明的主要目的在于提供一种总线电路装置及系统，其可适用于可弹性串行连接扩充若干总线电路装置。在增加新的总线电路装置时，无需重新制作PCB即可方便地进行总线电路装置的串接扩充。

为了实现本发明的目的，本发明提供一种可弹性串接扩充，可重复利用的总线电路装置及系统。该可弹性串接扩充总线电路装置包括：一功能芯片，其具有至少一功能管脚以及至少一地址管脚；一第一连接器，其位于该电路装置的输入端，并具有至少一地址端子，以及至少一功能端子与该功能芯片相连；一第二连接器，其位于该电路装置的输出端，其具有至少一功能端子与第一连接器的功能端子相连，以及至少一地址端子；以及一加法运算器，其具有至少一输入管脚与一输出管脚，该输入管脚与第一连接器的地址端子相连，该输出管脚与该功能芯片的地址管脚相连。其中，该加法运算器为一二进制加法运算器，且可以实现输入数值加1的功能。

本发明的可弹性串接扩充总线电路系统包括：一控制电路装置；至少一总线电路装置。其中控制电路装置进一步包括：一控制芯片，其具有至少一功能管脚以及至少一地址管脚；一连接器，其具有至少一地址端子与控制芯片的地址管脚相连，以及至少一功能端子与控制芯片的功能管脚相连。总线电路装置进一步包括：一功能芯片，其具有至少一功能管脚以及至少一地址管脚；一第一连接器，其位于该总线电路装置的输入端，并具有至少一地址端子，以及至少一功能端子与该功能芯片相连；一第二连接器，其位于该总线电路装置的输出端，其具有至少一功能端子与第一连接器的功能端子相连，以及至少一地址端子；以及一加法运算器，其具有至少一输入管脚与一输出管脚，该输入管脚与第一连接器的地址端子相连，该输出管脚与该功能芯片的地址管脚相连，该加法运算器为一二进制加法运算器，且可以实现输入数值加1的功能。

相比较现有的总线电路装置，由于本发明总线电路装置的总线地址是由二进制加法运算器运算所得，而非人工布线所设定，所以当用户添加新的总线电路装置时无需修改电路布线，只需重复使用本发明所提供的总线电路装置及系统进行扩充，从而可以有效的降低成本。

【附图说明】

图1为现有的总线电路系统示意图。

图2为本发明总线电路系统的结构示意图。

图3为本发明二进制加法运算器的电路示意图(一).

图4为本发明二进制加法运算器的电路示意图(二).

【主要组件说明】

控制芯片 110、211

总线电路装置 120、130、140、150

控制电路装置 210

连接器 212

第一级总线电路装置 230

第一连接器 231、251

二进制加法运算器 232、252

功能芯片 233、253

第二连接器 234、254

第二级总线电路装置 250

二进制加法运算器逻辑电路 310

逻辑门电路 311、312、313、314、315、316、317

LPC764芯片 410

【具体实施方式】

参阅图2所示，为本发明总线电路系统的结构示意图。在该实施方式中，第一级总线电路装置230和第二级总线电路装置250的二进制加法运算器232和252均采用三输入输出管脚，故，本发明共可串接扩充至8片总线电路装置。为了便于说明，本发明的具体实施方式仅举在I2C(Inter-Integrated Circuit)总线环境下，总线电路装置串接扩充至两片时的工作情形。其中，第一级总线电路装置230的功能芯片233与第二级总线电路装置250的功能芯片253的种类不限于相同。在本实施方式中，连接装置220和224是为信号线。

本发明的控制电路装置210包括一控制芯片211、一连接器212。其中，控制芯片211的功能管脚、地址管脚与连接器212的功能端子、地址端子直接相连。

第一级总线电路装置230包括一功能芯片233；一用于设定该电路装置总线地址的二进制加法运算器232；第一连接器231，用于串行连接一控制电路装置210；以及第二连接器234，用于串行连接第二级总线电路装置250。其中，第一连接器231的三地址端子A₀、A₁和A₂与二进制加法运算器232串行连接后分别连接至功能芯片233的相应地址管脚A₀、A₁和A₂，及第二连接器234的地址端子；第一连接器231的其它功能端子：电源端子VCC、串行数据端子SDA(I2C Serial Data)、串行时钟端子SCL(I2C Serial Clock)和接地端子GND分别接至功能芯片233相应电源管脚VCC、串行数据管脚SDA、串行时钟管脚SCL和接地管脚GND，及第二连接器234的功能端子。二进制加法运算器232可以实现输入数值加1的功能，其输出数值一方面用于设定第一级总线电路装置230的总线地址；另一方面传输到第二连接器234以便为设定第二级总线电路装置250的总线地址所用。

第二级总线路装置2250包括一功能芯片253；一用于设定该电路装置总线地址的二进制加法运算器252；第一连接器251，用于串行连接第一级总线电路装置230；以及第二连接器254，可用于串行连接第三级总线电路装置(未图示)。其中，第一连接器251的三个输出端子A₀、A₁和A₂与二进制加法运算器252串接后分别连接至功能芯片253的相应地址管脚A₀、A₁和A₂，及第二连接器254的地址端子；第一连接器251的其它输出端子：电源端子VCC、串行数据端子SDA、串行时钟端子SCL和接地端子GND分别接至功能芯片253相应电源管脚VCC、串行数据管脚SDA、串行时钟管脚SCL和接地管脚GND，及第二连接器254的功能端子。二进制加法运算器252可以在第一级总线电路装置所传输的输入数值基础上实现加1的功能，其输出数值即为所设定的第二级总线电路装置250的总线地址数值。

本实施方式中，控制芯片211的管脚A₀、A₁和A₂数值可以通过下面两种方法设定：(一)将管脚A₀、A₁和A₂固定地接至高电平或低电平，其高电平对应为逻辑“1”，低电平对应为逻辑“0”；(二)通过对控制芯片211的程序设定来选择确定逻辑“1”或逻辑“0”。管脚A₀、A₁和A₂可设定为下列所示八数量值中的任一数值：“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”。

本发明的二进制加法运算器232和二进制加法运算器252，可以实现对其输入管脚的二进制数值进行加1的功能。下表即为经二进制加法运算器运算后输入数值与输出数值的对照。

输入数值A<sub>0</sub>A<sub>1</sub>A<sub>2</sub>	输出数值A<sub>0</sub>A<sub>1</sub>A<sub>2</sub>
输入数值A<sub>0</sub>A<sub>1</sub>A<sub>2</sub>	输出数值A<sub>0</sub>A<sub>1</sub>A<sub>2</sub>	000	001
001	010	000	001
001	010	010	011
011	100	010	011
011	100	100	101
101	110	100	101
101	110	110	111
111	000	110	111

本发明的第一级总线电路装置230和第二级总线电路装置250的总线地址设定如下所述。为了便于说明，现取控制芯片211的地址管脚A₀、A₁和A₂数值“000”。则该地址管脚A₀、A₁和A₂数值“000”经连接器212及第一连接器231传输至二进制加法运算器232的输入管脚，随后二进制加法运算器232对输入数值“000”加1，其输出数值变为“001”。则第一级总线电路装置230的总线地址设定为数值“001”。数值“001”经第二连接器234、第一连接器251传输至二进制加法运算器252的输入管脚，随后二进制加法运算器252对输入数值“001”加1，其输出数值变为“010”。则第二级总线电路装置250的总线地址设定为数值“010”。

在本实施方式中，二进制加法运算器232和二进制加法运算器252，可通过图3或者图4所示的电路连接方式得以实现。其中，图3为本发明二进制加法运算器的电路示意图(一)。管脚A₀、A₁和A₂为二进制加法运算器的输入管脚，A₀′、A₁′和A₂′为二进制加法运算器的输出管脚。逻辑门电路311、逻辑门电路313均为或门电路；逻辑门电路312、逻辑门电路314均为与门电路；逻辑门电路315、逻辑门电路316及逻辑门电路317均为异或门电路。

图4为本发明二进制加法运算器的电路示意图(二)，该图选用了Philips公司LPC764芯片410。其中，管脚A₀、A₁和A₂为二进制加法运算器的输入管脚，A₀′、A₁′和A₂′为二进制加法运算器的输出管脚。LPC764芯片410实现对输入数值进行加1操作对应的汇编程序如下：

ORG 0H

JMP START

ORG 0030H

START： MOV SP，#2FH

REPEAT：MOV A，P0

INC A

MOV P1，A

JMP REPEAT

Claims

1.一种总线电路装置，包括：

一功能芯片，其具有至少一功能管脚以及至少一地址管脚；

一第一连接器，其位于该电路装置的输入端，并具有至少一地址端子，以及至少一功能端子与该功能芯片的功能管脚相连；

一第二连接器，其位于该电路装置的输出端，其具有至少一功能端子与第一连接器的功能端子相连，以及至少一地址端子；以及

一加法运算器，其具有至少一输入管脚与至少一输出管脚，该输入管脚与第一连接器的地址端子相连，该输出管脚与该功能芯片的地址管脚相连。

2.如权利要求1所述的总线电路装置，其特征在于该加法运算器为一二进制加法运算器。

3.如权利要求1所述的总线电路装置，其特征在于该加法运算器的输入管脚数量与第一连接器的地址端子数量相同。

4.如权利要求1所述的总线电路装置，其特征在于该加法运算器的输出管脚数量与第二连接器的地址端子数量相同。

5.如权利要求1所述的总线电路装置，其特征在于该加法运算器的输出管脚还与第二连接器的地址端子相连。

6.如权利要求1所述的总线电路装置，其特征在于该加法运算器可以实现输入数值加1的功能。

7.如权利要求1所述的总线电路装置，其特征在于该加法运算器的输入管脚及输出管脚与第一连接器、第二连接器的地址端子均为三个。

8.一种总线电路系统，包括：

一控制电路装置，其包括：

一控制芯片，其具有至少一功能管脚以及至少一地址管脚；

一连接器，其具有至少一地址端子与控制芯片的地址管脚相连，以及至少一功能端子与控制芯片的功能管脚相连；及至少一总线电路装置，包括：

一功能芯片，其具有至少一功能管脚以及至少一地址管脚；

一第一连接器，其位于该总线电路装置的输入端，并具有至少一地址端子，以及至少一功能端子与该功能芯片的该至少一功能管脚相连；

一第二连接器，其位于该总线电路装置的输出端，其具有至少一功能端子与第一连接器的功能端子相连，以及至少一地址端子；以及

一加法运算器，其具有至少一输入管脚与一输出管脚，该输入管脚与第一连接器的地址端子相连，该输出管脚与该功能芯片的地址管脚相连。

9.如权利要求8所述的总线电路系统，其特征在于该控制电路装置的连接器是通过一连接装置与总线电路装置的第一连接器相连接。

10.如权利要求8所述的总线电路系统，其特征在于该控制电路装置的连接器功能端子的数量与总线电路装置的第一连接器功能端子的数量相同。

11.如权利要求8所述的总线电路系统，其特征在于该连接器地址端子的数量与第一连接器地址端子的数量相同。

12.如权利要求8所述的总线电路系统，其特征在于该控制电路装置的连接器是与一总线电路装置的第一连接器相连接，并且该总线电路装置的第二连接器可与另一总线电路装置的第一连接器相连。

13.如权利要求8所述的总线电路系统，其特征在于该加法运算器为一二进制加法运算器，且可以实现输入数值加1的功能。

14.如权利要求8所述的总线电路系统，其特征在于该加法运算器的输出管脚还与第二连接器的地址端子相连。