JPS58211271A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS58211271A JPS58211271A JP9553782A JP9553782A JPS58211271A JP S58211271 A JPS58211271 A JP S58211271A JP 9553782 A JP9553782 A JP 9553782A JP 9553782 A JP9553782 A JP 9553782A JP S58211271 A JPS58211271 A JP S58211271A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- local bus
- local
- common
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチプロセッサシステムに関し、特にマイク
ロプロセッサ？使用した小規模なマルチプロセッサシス
テムに関する。
ロプロセッサ？使用した小規模なマルチプロセッサシス
テムに関する。
従来、各プロセッサの処理領域？限定して機能分散した
複数のプロセッサを使用し、該プロセッサをコモンバス
に接続してプロセッサ間通信により情報転送？行い複数
のプロセス金同時並行的に処理するマルチプロセッサシ
ステムでは、前記複数のプロセッサからアクセスする共
通メモリや入出力挟置は前記コモンバス上に配置構成さ
れているので、該コモンパスのトラヒックが増加しその
待合せ時間増による実時間処理の遅れ？招くという欠点
があった。
複数のプロセッサを使用し、該プロセッサをコモンバス
に接続してプロセッサ間通信により情報転送？行い複数
のプロセス金同時並行的に処理するマルチプロセッサシ
ステムでは、前記複数のプロセッサからアクセスする共
通メモリや入出力挟置は前記コモンバス上に配置構成さ
れているので、該コモンパスのトラヒックが増加しその
待合せ時間増による実時間処理の遅れ？招くという欠点
があった。
本発明の目的はマルチプロセッサシステム？構成する各
プロセッサ内に分割した第１．第２のローカルバスを設
けｓ該第１のローカルバスに接続され友中央処理装置が
プログラム格納用メモリから所望のインストラフシラン
の読出し金行ういわゆるインストラフシランフェッチサ
イクルの間コモンパス側から前記第２のローカルバスに
アクセス可能とすることにより、上記の欠点を除去した
マルチプロセッサシステムを提供することにある。
プロセッサ内に分割した第１．第２のローカルバスを設
けｓ該第１のローカルバスに接続され友中央処理装置が
プログラム格納用メモリから所望のインストラフシラン
の読出し金行ういわゆるインストラフシランフェッチサ
イクルの間コモンパス側から前記第２のローカルバスに
アクセス可能とすることにより、上記の欠点を除去した
マルチプロセッサシステムを提供することにある。
本発明によるマルチプロセッサシステムは、コモンパス
に接続され几複数のプロセッサからなるマルチプロセッ
サシステムにおいて、前記プロセッサはそれぞれ中央処
理装置およびプログラム格納用メモリを接続する第１の
ローカルバスと、入出力ボートおよびデータ格納用メモ
リを接続する第２のローカルバスと、前記中央処理装置
のインストラフシランフェッチサイクルの間前記コモン
バス側から前記第２のローカルバスにアクセス全可能と
するアクセス手段を含み構成されること全特徴とする。
に接続され几複数のプロセッサからなるマルチプロセッ
サシステムにおいて、前記プロセッサはそれぞれ中央処
理装置およびプログラム格納用メモリを接続する第１の
ローカルバスと、入出力ボートおよびデータ格納用メモ
リを接続する第２のローカルバスと、前記中央処理装置
のインストラフシランフェッチサイクルの間前記コモン
バス側から前記第２のローカルバスにアクセス全可能と
するアクセス手段を含み構成されること全特徴とする。
またアクセス手段は中央処理装置からの信号に基づき第
１のローカルバスお工びコモンパスから第２のローカル
バスへのアクセスを行うアクセス部と、該両アクセス部
の切替えを行う切替え部とを有すること全特徴とする。
１のローカルバスお工びコモンパスから第２のローカル
バスへのアクセスを行うアクセス部と、該両アクセス部
の切替えを行う切替え部とを有すること全特徴とする。
次に図面上参照して本発明について説明する。
第１図は本発明のマルチプロセッサシステムの一実施例
の構成を示すブロック図である。同図において、複数の
プロセッサ１０．〜１ｎはそれぞれコモンバス２０と接
続され、該コモンバス２０を介したプロセッサ間通信に
より情報転送を行い複数のプロセスを同時並行的に処理
する。ブロセ 。
の構成を示すブロック図である。同図において、複数の
プロセッサ１０．〜１ｎはそれぞれコモンバス２０と接
続され、該コモンバス２０を介したプロセッサ間通信に
より情報転送を行い複数のプロセスを同時並行的に処理
する。ブロセ 。
ッサ１０はローカルバス１０２に接続された中央処理装
置１００およびＲＯＭ１０１と、ローカルバス１０５に
接続され７２ＲＡＭ １０３および入出力ボート１０４
と、＠記ローカルパス１０２，１０５およびコモンバス
２０と接続されたスイッチ回路１０６とからなる。前記
ＲＯＭ １０１およびＲＡＭ１０３はそれぞれ各種プロ
グラムおよびデータ會格納し、前記入出力ボート（必要
に応じ複数）には前記プロセッサ１０にほぼ専用の入出
力装置（図示していない）？収容する。ま友前記中央処
理装置１００は前記ローカルバス１０２’ｉ：介して前
記Ｉ？、０Ｍｌ０Ｉからフェッチしたインストラフシラ
ンに基づき所要の処理を行う、すなわち該ローカルパス
１０２．前記スイツチ回路１０６およびローカルバス１
０５を介して前記ＲＡＭ１０３との間で所要のデータの
り一ド／ライＩｔ−行い、前記人出力ボート１０４との
間で所要の情報授受などの処理を行う。さらに前記スイ
ッチ回路１０６は後述するように前記ローカルバス１０
２９１！ｌから＠記ローカルパス１０５ヘアクセスを可
能とし、且つ上述の中央処理＆！置１００（７）インス
トラクシｌンフェッチサイクルの間前記コモンバス２０
側から前記ローカルバス１０５へのアクセス七可能とす
る。なおプロセッサ１０．〜１０はそれぞれプロセッサ
１０と同じ構成および機能？有する。
置１００およびＲＯＭ１０１と、ローカルバス１０５に
接続され７２ＲＡＭ １０３および入出力ボート１０４
と、＠記ローカルパス１０２，１０５およびコモンバス
２０と接続されたスイッチ回路１０６とからなる。前記
ＲＯＭ １０１およびＲＡＭ１０３はそれぞれ各種プロ
グラムおよびデータ會格納し、前記入出力ボート（必要
に応じ複数）には前記プロセッサ１０にほぼ専用の入出
力装置（図示していない）？収容する。ま友前記中央処
理装置１００は前記ローカルバス１０２’ｉ：介して前
記Ｉ？、０Ｍｌ０Ｉからフェッチしたインストラフシラ
ンに基づき所要の処理を行う、すなわち該ローカルパス
１０２．前記スイツチ回路１０６およびローカルバス１
０５を介して前記ＲＡＭ１０３との間で所要のデータの
り一ド／ライＩｔ−行い、前記人出力ボート１０４との
間で所要の情報授受などの処理を行う。さらに前記スイ
ッチ回路１０６は後述するように前記ローカルバス１０
２９１！ｌから＠記ローカルパス１０５ヘアクセスを可
能とし、且つ上述の中央処理＆！置１００（７）インス
トラクシｌンフェッチサイクルの間前記コモンバス２０
側から前記ローカルバス１０５へのアクセス七可能とす
る。なおプロセッサ１０．〜１０はそれぞれプロセッサ
１０と同じ構成および機能？有する。
通常、中央処理ｔｊ［１１００はフェッチしたインスト
ラフシランに基ツいてローカルバス１０２゜スイッチ回
路１０６？介してローカルバス１０５にアクセスし前記
所要の処理？実行する。前述しｔように入出力ボート１
０４にはプロセッサ１０にほぼ専用の使用ひん度の高い
入出力装置が収容されているのでそのトラヒックは比較
的高いが、該トラヒックがコモンパス２０にのることは
ない。
ラフシランに基ツいてローカルバス１０２゜スイッチ回
路１０６？介してローカルバス１０５にアクセスし前記
所要の処理？実行する。前述しｔように入出力ボート１
０４にはプロセッサ１０にほぼ専用の使用ひん度の高い
入出力装置が収容されているのでそのトラヒックは比較
的高いが、該トラヒックがコモンパス２０にのることは
ない。
従りて該コモンバス２０アクセスによる待合せ時間およ
び該コモンバス２０のトラヒックは大幅に減少する。
び該コモンバス２０のトラヒックは大幅に減少する。
ま九中央処理装置１００によるインストラクシ目ンフェ
ッチはスイッチ回路１０６ケ介さずに行われるので、こ
のインストラフシランフェッチサイクルの間プロセッサ
間の情報転送が必要なとき、例えば池のプロセッサ１ｎ
がプロセッサ１０のＲＡＭ１０３ま几は入出力ボート１
０４収容の入出力装置を使用したいときや前記中央処理
装置１００の障害時ＶＣ前記他のプロセッサ１ｎが代わ
って処理？行いたいとき、あるいはコモンパス２０に接
続されｔシステム総括用の保守運用プロセッサ（図示し
ていない）から前記Ｒ，ＡＭ １０３または前記入出力
１４［ｔｖＩ−チェックし九いときなどには、前記コモ
ンパス２０側から前記スイッチ回路１０６ヲローカルパ
ス１０５ ｋ介して前記ＲＡＭ１０３または入出力ボー
ト１０４にアクセスすることができる。
ッチはスイッチ回路１０６ケ介さずに行われるので、こ
のインストラフシランフェッチサイクルの間プロセッサ
間の情報転送が必要なとき、例えば池のプロセッサ１ｎ
がプロセッサ１０のＲＡＭ１０３ま几は入出力ボート１
０４収容の入出力装置を使用したいときや前記中央処理
装置１００の障害時ＶＣ前記他のプロセッサ１ｎが代わ
って処理？行いたいとき、あるいはコモンパス２０に接
続されｔシステム総括用の保守運用プロセッサ（図示し
ていない）から前記Ｒ，ＡＭ １０３または前記入出力
１４［ｔｖＩ−チェックし九いときなどには、前記コモ
ンパス２０側から前記スイッチ回路１０６ヲローカルパ
ス１０５ ｋ介して前記ＲＡＭ１０３または入出力ボー
ト１０４にアクセスすることができる。
次に第１図におけるスイッチ回路の一構成列を示す第２
口金参照して詳述すると、同図においてスイッチ回路１
０６は、ローカルバス１０２からのインストラクション
フェッチサイクル信号ＩＦＣ（以下単に信号ＩＦＣ）ｔ
−人力し反転信号？出力するインバータａと、該インバ
ータａ出力と前記ローカルバス１０２からのリード信号
ＲＤ１゜ライト信号ＷＲ１とをそれぞれアンドするアン
トゲ−）１）、ｃと、該アントゲ−）ｂ、Ｃ出力によっ
てそれぞれゲートオンされたとき前記ローカルバス１０
５，１０２からのデータ１）ＡＴ２． ＤＡＴｌをそれ
ぞれバスさせるゲート付きバッファｄ、ｅと、前記信号
ＩＦＣとコモンバス２０からのリード信号Ｒ，ｌ）ｃノ
ライト信号ＷＲｃとをそれぞれアンドするアンドゲー
トｆ２ｇと、該アンドゲートｆ。
口金参照して詳述すると、同図においてスイッチ回路１
０６は、ローカルバス１０２からのインストラクション
フェッチサイクル信号ＩＦＣ（以下単に信号ＩＦＣ）ｔ
−人力し反転信号？出力するインバータａと、該インバ
ータａ出力と前記ローカルバス１０２からのリード信号
ＲＤ１゜ライト信号ＷＲ１とをそれぞれアンドするアン
トゲ−）１）、ｃと、該アントゲ−）ｂ、Ｃ出力によっ
てそれぞれゲートオンされたとき前記ローカルバス１０
５，１０２からのデータ１）ＡＴ２． ＤＡＴｌをそれ
ぞれバスさせるゲート付きバッファｄ、ｅと、前記信号
ＩＦＣとコモンバス２０からのリード信号Ｒ，ｌ）ｃノ
ライト信号ＷＲｃとをそれぞれアンドするアンドゲー
トｆ２ｇと、該アンドゲートｆ。
ｇ出力によってそれぞれゲートオンされたとき前記ロー
カルバスＩＯＪ コモンバス２０からのデータＤＡＴ２
． ＤＡＴＣｖｉ−それぞれバスさせるゲート付き′ゝ
ツファｉ＋Ｊと、前記リード信号ＲＩ Ｄｏ。
カルバスＩＯＪ コモンバス２０からのデータＤＡＴ２
． ＤＡＴＣｖｉ−それぞれバスさせるゲート付き′ゝ
ツファｉ＋Ｊと、前記リード信号ＲＩ Ｄｏ。
ライト信号ＷＲｃをオアするオアゲートｈと、該オアケ
ートｈ出力ヲ受けたときフリップフロップをセットしウ
ェイト信号ＷＴＩ前記コモンバス２゜に出力し、前記イ
ンバータａ出力の立下りエツジ部分で該フリップフロッ
プをリセットし該ウェイト信号Ｗ ’ｆ’ ２切断する
一般的エッジトリガ機能付き待合せ回路（以下単に待合
せ回路）ｋを含み構成される。
ートｈ出力ヲ受けたときフリップフロップをセットしウ
ェイト信号ＷＴＩ前記コモンバス２゜に出力し、前記イ
ンバータａ出力の立下りエツジ部分で該フリップフロッ
プをリセットし該ウェイト信号Ｗ ’ｆ’ ２切断する
一般的エッジトリガ機能付き待合せ回路（以下単に待合
せ回路）ｋを含み構成される。
インストラクションフェッチサイクルでない間。
すなわち信号ＩＦＣが例えば“０”のときインバータａ
出力は“１′′であり、リード信号ＲＤ１が“１′′で
あればアンドゲートｂ出力はゲート付きバッファａｔ−
Ｖ−）オンするのでローカルバス１０５からのデータＤ
Ａ Ｔ ２ は該ゲート付きバッファｄ？パス゛し、
ローカルバス１０２ 側カラＡｔｌ記ローカルパス１０
５へのアクセスによってデータＤＡＴ１の該ローカルバ
ス１０２への転送（第１図に図示した中央処理装置１０
０による読出し）が行われ、またライト信号ＷＲ１が“
１” であれはアンドゲートＣ出力はゲート付きバッフ
ァｅｌゲートオンするので前記ローカルバス１０２がら
のＤＡＴｌ ［該ゲート付きバッファｅ？パスし、Ｍ記
ローカルバス１ｏ２１１１１１からの前記ローカルバス
１０５へのアクセスによってデータＤＡＴ２の該ローカ
ルバス１０５への転送（第１図に図示したＲＡＭ １０
３への書込みまたは入出力ボート１０４への入力）が行
われる。一方リード信号ＲＤｃま友はライト信号ＷＲｃ
が“１”であってもオアチー）ｈ出力“１”および前記
インバータａ出力“１″により待合せ回路にの７リツプ
フロツプ７５ｉセツトされウェイト信号ＷＴ２コモンバ
ス２゜へ出力するので、該コモンパス２ｏ側から前記ロ
ーカルバス１０５へのアクセスは待合せ状態に入る。
出力は“１′′であり、リード信号ＲＤ１が“１′′で
あればアンドゲートｂ出力はゲート付きバッファａｔ−
Ｖ−）オンするのでローカルバス１０５からのデータＤ
Ａ Ｔ ２ は該ゲート付きバッファｄ？パス゛し、
ローカルバス１０２ 側カラＡｔｌ記ローカルパス１０
５へのアクセスによってデータＤＡＴ１の該ローカルバ
ス１０２への転送（第１図に図示した中央処理装置１０
０による読出し）が行われ、またライト信号ＷＲ１が“
１” であれはアンドゲートＣ出力はゲート付きバッフ
ァｅｌゲートオンするので前記ローカルバス１０２がら
のＤＡＴｌ ［該ゲート付きバッファｅ？パスし、Ｍ記
ローカルバス１ｏ２１１１１１からの前記ローカルバス
１０５へのアクセスによってデータＤＡＴ２の該ローカ
ルバス１０５への転送（第１図に図示したＲＡＭ １０
３への書込みまたは入出力ボート１０４への入力）が行
われる。一方リード信号ＲＤｃま友はライト信号ＷＲｃ
が“１”であってもオアチー）ｈ出力“１”および前記
インバータａ出力“１″により待合せ回路にの７リツプ
フロツプ７５ｉセツトされウェイト信号ＷＴ２コモンバ
ス２゜へ出力するので、該コモンパス２ｏ側から前記ロ
ーカルバス１０５へのアクセスは待合せ状態に入る。
インストラクションフェッチサイクルの間、すなわち信
号ＩＦＣが“１”のときインバータａ出力は“０”であ
り、リード信号孔Ｄ１ ま７ｔはライト信号ＷＲ１が“
１”であってもアンドゲートｂ出力ま九はＣ出力はゲー
ト付きバッファｄまたはｅ２ゲートオンしないので、ロ
ーカルバス１０２側カラローカルバス１０５へのアクセ
スは行われない。一方このインストラクションフェッチ
サイクルの間リード信号孔Ｄｃが“１”であればアンド
ゲートｆ出力はゲート付きバッファ１１にゲートオンす
るので前記ローカルバス１０５がらのデータＤＡＴ２は
該ゲート付きバッファｉ？パスし。
号ＩＦＣが“１”のときインバータａ出力は“０”であ
り、リード信号孔Ｄ１ ま７ｔはライト信号ＷＲ１が“
１”であってもアンドゲートｂ出力ま九はＣ出力はゲー
ト付きバッファｄまたはｅ２ゲートオンしないので、ロ
ーカルバス１０２側カラローカルバス１０５へのアクセ
スは行われない。一方このインストラクションフェッチ
サイクルの間リード信号孔Ｄｃが“１”であればアンド
ゲートｆ出力はゲート付きバッファ１１にゲートオンす
るので前記ローカルバス１０５がらのデータＤＡＴ２は
該ゲート付きバッファｉ？パスし。
コモンバス２０側から前記ローカルバス１０５へのアク
セスによってデータＤＡＴｃの該コモンバス２゜への転
送が行われ、またライト信号ＷＲｃが“１″であればア
ンドゲートｇ出力はゲート付きバッファｊをゲートオン
するので前記コモンバス２０側かう前記ローカルバス１
０５へのアクセスによってチー タＤ Ａ Ｔ２の該ロ
ーカルバス１ｏ５への転送カ行われる。
セスによってデータＤＡＴｃの該コモンバス２゜への転
送が行われ、またライト信号ＷＲｃが“１″であればア
ンドゲートｇ出力はゲート付きバッファｊをゲートオン
するので前記コモンバス２０側かう前記ローカルバス１
０５へのアクセスによってチー タＤ Ａ Ｔ２の該ロ
ーカルバス１ｏ５への転送カ行われる。
なお本実施列の任意のプロセッサのスイッチ回路１０６
に公知のコモンバスアクセス部？付加することにより該
プロセッサではローカルパス１０２側からコモンバス２
ｏへのアクセス金容易に実現可能である。
に公知のコモンバスアクセス部？付加することにより該
プロセッサではローカルパス１０２側からコモンバス２
ｏへのアクセス金容易に実現可能である。
以上の説明により明らかなように本発明のマルチプロセ
ッサシステムによれば、各プロセッサ内に分割した第１
．第２のローカルバス全役け、該第１のローカルバスに
接続された中央処理装置のインストラクシ璽ンフェッチ
サイクルの間コモンハス側から前記第２のローカルバス
にアクセス可能となり、使用ひん度の高い入出力装置ト
ラヒック？これらローカルバス金介して処理するので前
記コモンバスのトラヒックおよびコモンバスアクセスに
よる待合せ時間域によりシステム全体の実時間処理速度
が大幅に噌犬するという効果が生じる。
ッサシステムによれば、各プロセッサ内に分割した第１
．第２のローカルバス全役け、該第１のローカルバスに
接続された中央処理装置のインストラクシ璽ンフェッチ
サイクルの間コモンハス側から前記第２のローカルバス
にアクセス可能となり、使用ひん度の高い入出力装置ト
ラヒック？これらローカルバス金介して処理するので前
記コモンバスのトラヒックおよびコモンバスアクセスに
よる待合せ時間域によりシステム全体の実時間処理速度
が大幅に噌犬するという効果が生じる。
第１図は本発明のマルチプロセッサシステムの一実施例
の構成上水すブロック図および第２図は第１図における
スイッチ回路の一構成列？示す回路図である。 図において％ １０．〜１ｎ・・・・・・プロセッサ、
２０・・・・・・コモンバス、１００・・・・・・中央
処理裟１ｔ、１０１・・・・・・ＲＯＭ、１０２，１０
５・・・・・・ローカルバス。 １０３・・・・・・ＲＡＭ、１０４・・印・入出力ボー
ト。 １０６・・・・・・スイッチ回路、ａ・・・・・・イン
バータｋ ｂｅｃ、ｆ２ｇ・・・・・・アンドゲート
、ｄ、ｅ、ｉ、ｊ・・・・・・ゲート付きバッファ、ｈ
・・・・・・オアゲート、ｋ・・・・・・エツジトリツ
ガ機能付き待合せ回路。 ／二゛°ご・１． ５１２−７１ 回 ２ρ ２２図 Ｘ会ど
の構成上水すブロック図および第２図は第１図における
スイッチ回路の一構成列？示す回路図である。 図において％ １０．〜１ｎ・・・・・・プロセッサ、
２０・・・・・・コモンバス、１００・・・・・・中央
処理裟１ｔ、１０１・・・・・・ＲＯＭ、１０２，１０
５・・・・・・ローカルバス。 １０３・・・・・・ＲＡＭ、１０４・・印・入出力ボー
ト。 １０６・・・・・・スイッチ回路、ａ・・・・・・イン
バータｋ ｂｅｃ、ｆ２ｇ・・・・・・アンドゲート
、ｄ、ｅ、ｉ、ｊ・・・・・・ゲート付きバッファ、ｈ
・・・・・・オアゲート、ｋ・・・・・・エツジトリツ
ガ機能付き待合せ回路。 ／二゛°ご・１． ５１２−７１ 回 ２ρ ２２図 Ｘ会ど
Claims (1)
- （１）コモンバスに接続された複数のプロセッサからな
るマルチプロセッサシステムにおいて、前記プロセッサ
はそれぞれ中央処理装置およびプログラム格納量メモリ
金接続する第１のローカルバスと２人出力ボートおよび
データ格納用メモリ？接続する第２のローカルバスと、
前記中央処理製置のインストラクシ冒ン７エッチサイク
ルの間前記コモンバス側から前記第２のローカルバスに
アクセスを可能とするアクセス手段を含み構成されるこ
と金特徴とするマルチプロセッサシステム。 （２、特許請求の範囲第（１）項記載のマルチプロセッ
サシステムにおいて、アクセス手段は中央処理製置から
の信号に基づき第１のローカルバスおよびコモンバスか
ら第２のローカルバスへのアクセスを行うアクセス部と
、該両アクセス部の切替えを行う切替え部と金有するこ
とを特徴とスルマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9553782A JPS58211271A (ja) | 1982-06-03 | 1982-06-03 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9553782A JPS58211271A (ja) | 1982-06-03 | 1982-06-03 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58211271A true JPS58211271A (ja) | 1983-12-08 |
Family
ID=14140307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9553782A Pending JPS58211271A (ja) | 1982-06-03 | 1982-06-03 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58211271A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126169A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 多重化処理装置 |
| JPH0844674A (ja) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | プロセッサ |
| JPH09198355A (ja) * | 1997-03-07 | 1997-07-31 | Hitachi Ltd | プロセッサシステム |
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
-
1982
- 1982-06-03 JP JP9553782A patent/JPS58211271A/ja active Pending
Cited By (7)
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|---|---|---|---|---|
| JPS6126169A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 多重化処理装置 |
| JPH0120458B2 (ja) * | 1984-07-16 | 1989-04-17 | Nippon Denki Kk | |
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
| US6379998B1 (en) | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| JPH0844674A (ja) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | プロセッサ |
| JPH09198355A (ja) * | 1997-03-07 | 1997-07-31 | Hitachi Ltd | プロセッサシステム |
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