JPS6126169A - 多重化処理装置 - Google Patents
多重化処理装置Info
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- JPS6126169A JPS6126169A JP14708784A JP14708784A JPS6126169A JP S6126169 A JPS6126169 A JP S6126169A JP 14708784 A JP14708784 A JP 14708784A JP 14708784 A JP14708784 A JP 14708784A JP S6126169 A JPS6126169 A JP S6126169A
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- Japan
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- coupling circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、分散制御のために多重化構成されたデータ処
理装置に関する。
理装置に関する。
（従来の技術〕
従来の二重化処理装置は、一方の系に属する装置から他
方の系に属する装置へアクセスする場合には、両系装置
間に接続された専用バスを介して通信する構成がとられ
ていた。そのため、両系に含まれる装置数が増加すれば
する程両系間にまたがる装置専用のバスが増大する結果
となった。また、近年の高集積度カスタム大規模集積回
路や高集積度マスクスライス大規模集積回路の利用が進
むにしたがい、装置間インターフェース線数を減少させ
て装置間インターフェース仕様を統一□した規格で行い
、さらに装置そのものを汎用化することが必要になって
きている。
方の系に属する装置へアクセスする場合には、両系装置
間に接続された専用バスを介して通信する構成がとられ
ていた。そのため、両系に含まれる装置数が増加すれば
する程両系間にまたがる装置専用のバスが増大する結果
となった。また、近年の高集積度カスタム大規模集積回
路や高集積度マスクスライス大規模集積回路の利用が進
むにしたがい、装置間インターフェース線数を減少させ
て装置間インターフェース仕様を統一□した規格で行い
、さらに装置そのものを汎用化することが必要になって
きている。
しかし、従来の二重化処理装置ではこのまま規模を拡大
すると、両系装置間のインターフェース線数の増大を招
くことになり、装置間インターフェース仕様は複雑化し
、さらに装置そのものの専用化することになって拡張性
がなくなる欠点があった・ 本発明は上記の欠点を解決するもので、二重化処理装置
のハードウェア量を減少させ、さらに二重化処理装置の
汎用化を図り、マルチプロセッサシステムへの移行を可
能とする拡張性のある二重化処理装置を提供することを
目的とする。
すると、両系装置間のインターフェース線数の増大を招
くことになり、装置間インターフェース仕様は複雑化し
、さらに装置そのものの専用化することになって拡張性
がなくなる欠点があった・ 本発明は上記の欠点を解決するもので、二重化処理装置
のハードウェア量を減少させ、さらに二重化処理装置の
汎用化を図り、マルチプロセッサシステムへの移行を可
能とする拡張性のある二重化処理装置を提供することを
目的とする。
第一の発明は、各系毎に、中央制御装置と、主記憶装置
と、この中央制御装置により制御される１以上の被制御
装置と、上記各装置を結合する個別バスとを備え、上記
各県がその系内でデータ処理を実行するとともに、上記
各県が相互に通信を行うことができるように構成された
多重化処理装置において、上記各装置の通信は必ず上記
個別バスを介して実行するように構成され、各系毎に、
上記個別バスに固定的に接続されたバス結合回路を備え
、上記各県にまたがってこのバス結合回路を接続する共
通バスを設け、各県には、その系が他系に属する装置に
当てて行う通信について、その系のバス結合回路と上記
共通バスを介して、自己の系番号、発信装置番号、宛先
系番号、宛先装置番号およびファンクション指定を含む
信号を送信する手段を備えたことを特徴とする。この発
明は、系の数が２であることができる。
と、この中央制御装置により制御される１以上の被制御
装置と、上記各装置を結合する個別バスとを備え、上記
各県がその系内でデータ処理を実行するとともに、上記
各県が相互に通信を行うことができるように構成された
多重化処理装置において、上記各装置の通信は必ず上記
個別バスを介して実行するように構成され、各系毎に、
上記個別バスに固定的に接続されたバス結合回路を備え
、上記各県にまたがってこのバス結合回路を接続する共
通バスを設け、各県には、その系が他系に属する装置に
当てて行う通信について、その系のバス結合回路と上記
共通バスを介して、自己の系番号、発信装置番号、宛先
系番号、宛先装置番号およびファンクション指定を含む
信号を送信する手段を備えたことを特徴とする。この発
明は、系の数が２であることができる。
第二の発明は、各系毎に、中央制御装置と、主記憶装置
と、この中央制御装置により制御される１以上の被制御
装置と、上記各装置を固定的に結合する個別バスとを備
え、上記各県がその系内でデータ処理を実行するととも
に、上記各県が相互に通信を行うことができるように構
成された多重化処理装置において、上記各装置の通信は
必す」１記個別バスを介して実行するように構成され、
各系毎に、上記個別バスに固定的に接続されたバス結合
回路を備え、上記各県にまたがってこのバス結合回路を
接続する共通ハヌを設け、各県には、その系が他系に属
する装置に当てて行う通信について、その系のバス結合
回路と上記共通バスを介して、自己の系番号、発信装置
番号、宛先系番号、宛先装置番号およびファンクション
指定を含む信号を送信する手段を備え、上記共通バスに
は、各県に共通に一組の共通バス競合管理回路と、系間
通信制御装置とが接続されたことを特徴とする。
と、この中央制御装置により制御される１以上の被制御
装置と、上記各装置を固定的に結合する個別バスとを備
え、上記各県がその系内でデータ処理を実行するととも
に、上記各県が相互に通信を行うことができるように構
成された多重化処理装置において、上記各装置の通信は
必す」１記個別バスを介して実行するように構成され、
各系毎に、上記個別バスに固定的に接続されたバス結合
回路を備え、上記各県にまたがってこのバス結合回路を
接続する共通ハヌを設け、各県には、その系が他系に属
する装置に当てて行う通信について、その系のバス結合
回路と上記共通バスを介して、自己の系番号、発信装置
番号、宛先系番号、宛先装置番号およびファンクション
指定を含む信号を送信する手段を備え、上記共通バスに
は、各県に共通に一組の共通バス競合管理回路と、系間
通信制御装置とが接続されたことを特徴とする。
この発明は系の数が３以上であることができる。
第一の発明は、系内各装置相互の通信は必ず個別バスを
介し、また、他系に属する装置との通信は個別バスに固
定的に接続されたバス結合回路とこのバス結合回路を接
続する共通バスとを介し、自己の系番号、発信装置番号
、宛先系番号、宛先装置番号およびファンクション指定
を含む信号を送信して行うことにより、二重化処理装置
のハードウェアを減少し、汎用化を図ることができる。
介し、また、他系に属する装置との通信は個別バスに固
定的に接続されたバス結合回路とこのバス結合回路を接
続する共通バスとを介し、自己の系番号、発信装置番号
、宛先系番号、宛先装置番号およびファンクション指定
を含む信号を送信して行うことにより、二重化処理装置
のハードウェアを減少し、汎用化を図ることができる。
第二の発明は、系内各装置相互の通信は必ず個別バスを
介し、また、他系に属する装置との通信は個別バスに固
定的に接続されたバス結合回路とこのバス結合回路を接
続する共通バスとを介し、自己の系番号、発信番号、発
信装置番号、宛先系番号、宛先装置番号およびファンク
ション指定を含む信号を送信し、共通バス競合管理回路
と系間連体制御装置との管理により行うことにより、マ
ルチプロセッサシステムへの移行を二重化処理装置のハ
ードウェア量の追加変更することなく、通信手段も二重
化構成時と全く同一にすることができる。この発明は系
の数が３以上の多重化処理装置に実現できる。
介し、また、他系に属する装置との通信は個別バスに固
定的に接続されたバス結合回路とこのバス結合回路を接
続する共通バスとを介し、自己の系番号、発信番号、発
信装置番号、宛先系番号、宛先装置番号およびファンク
ション指定を含む信号を送信し、共通バス競合管理回路
と系間連体制御装置との管理により行うことにより、マ
ルチプロセッサシステムへの移行を二重化処理装置のハ
ードウェア量の追加変更することなく、通信手段も二重
化構成時と全く同一にすることができる。この発明は系
の数が３以上の多重化処理装置に実現できる。
次に、図面を参照して、本発明の実施例について説明す
る。
る。
第１図は本発明一実施例二重化処理装置のブロック構成
図である。この装置は二つの系１ｏおよび１）を備え、
それぞれの系には、中央制御装置ａ０、ａｌ、主記憶装
置す。、ｂｌ、データチャネル装ＮＣｏ、ＣＩ、個別バ
スｅ。、ｅｌ、バス結合回路ｄ０、ｄ、を備え、この二
つの系のバス結合回路ｄＯ１ｄｌの間がバスｆにより接
続されている。
図である。この装置は二つの系１ｏおよび１）を備え、
それぞれの系には、中央制御装置ａ０、ａｌ、主記憶装
置す。、ｂｌ、データチャネル装ＮＣｏ、ＣＩ、個別バ
スｅ。、ｅｌ、バス結合回路ｄ０、ｄ、を備え、この二
つの系のバス結合回路ｄＯ１ｄｌの間がバスｆにより接
続されている。
系１０の個別バスｅ。には中央制御装置ａ。と主記憶装
置す。とデータチャネル装置Ｃ８とがそれぞれ固定的に
接続され、系１）の個別バスｅ１には、同様に中央制御
装置ａ１と主記憶装置ｂ１とデータチャネル装置ｃｌと
がそれぞれ固定的に接続されている。系１０の個別バス
ｅ。と系１）の個別バスｅ、とはそれぞれ系１０のバス
結合回路ｄ０と系１）のバス結合回路ｄ、とを介してバ
スｆにて接続される。
置す。とデータチャネル装置Ｃ８とがそれぞれ固定的に
接続され、系１）の個別バスｅ１には、同様に中央制御
装置ａ１と主記憶装置ｂ１とデータチャネル装置ｃｌと
がそれぞれ固定的に接続されている。系１０の個別バス
ｅ。と系１）の個別バスｅ、とはそれぞれ系１０のバス
結合回路ｄ０と系１）のバス結合回路ｄ、とを介してバ
スｆにて接続される。
ここで本発明の特徴とするところは、系１ｏおよび系１
）の個別バスｅ。、８４間に固定的に接続されたバス結
合回路ｄ。、ｄ、とバス結合回路ｄ。、ｄ、を接続する
バスｆとを設け、両系とにまたがるアクセスを行う場合
には、全て上記バス結合回路ｄ。、ｄＩを介して実行す
るように構成され、系１０．１）には、その系が他系に
属する装置に当てて行う通信において、その系のバス結
合回路と上記バスｆを介して、同一系内装置間通信にお
けると同様に、自己の系番号、発信装置番号、宛先系番
号、宛先装置番号およびファンクション指定を含む信号
を送信するように構成されたことにある。
）の個別バスｅ。、８４間に固定的に接続されたバス結
合回路ｄ。、ｄ、とバス結合回路ｄ。、ｄ、を接続する
バスｆとを設け、両系とにまたがるアクセスを行う場合
には、全て上記バス結合回路ｄ。、ｄＩを介して実行す
るように構成され、系１０．１）には、その系が他系に
属する装置に当てて行う通信において、その系のバス結
合回路と上記バスｆを介して、同一系内装置間通信にお
けると同様に、自己の系番号、発信装置番号、宛先系番
号、宛先装置番号およびファンクション指定を含む信号
を送信するように構成されたことにある。
このように構成された二重化処理装置の動作を第２図を
参照して詳細に説明する。第２図はこの二重化処理装置
の同一系内装置間または両系にまたがる装置間でアクセ
スを行うときのアドレスバスフォーマットＡ１メモリア
ドレスフォーマットＢおよびデータバスフォーマットＣ
を示す。アドレスフォーマツ）Ａは中央制御装置ａとデ
ータチャネル装Ｗｃ間の通信で主に使用されるアドレス
上のコマンドフォーマットであり、メモリアドレスフォ
ーマツ）Ｂは中央制御装置ａおよびデータチャネル装置
Ｃから主記憶装置すに対しデータのリードライトを行う
とき使用されるメモリアドレスである。またアドレスバ
スフォーマットＡのＲＥＮ部は受信側の系番号と装置番
号とを示し、ＳＥＮ部は送信側の系番号と装置番号とを
示し、ＦＵＣ部は受信側装置に対するファンクション指
定を示す。
参照して詳細に説明する。第２図はこの二重化処理装置
の同一系内装置間または両系にまたがる装置間でアクセ
スを行うときのアドレスバスフォーマットＡ１メモリア
ドレスフォーマットＢおよびデータバスフォーマットＣ
を示す。アドレスフォーマツ）Ａは中央制御装置ａとデ
ータチャネル装Ｗｃ間の通信で主に使用されるアドレス
上のコマンドフォーマットであり、メモリアドレスフォ
ーマツ）Ｂは中央制御装置ａおよびデータチャネル装置
Ｃから主記憶装置すに対しデータのリードライトを行う
とき使用されるメモリアドレスである。またアドレスバ
スフォーマットＡのＲＥＮ部は受信側の系番号と装置番
号とを示し、ＳＥＮ部は送信側の系番号と装置番号とを
示し、ＦＵＣ部は受信側装置に対するファンクション指
定を示す。
ここで第１図に示される二重化処理装置において、例え
ば、系１ｏ内の中央制御装置ａ。がらデータチャネル装
置Ｃ８へアクセスする場合に、アドレスバス上には、Ｒ
ＥＮ部の系番号が系１ｏで装置番号がデータチャネルＣ
指定とされ、ＳＥＮ部の系番号が系１０で装置番号が中
央制御装置ａ指定とされ出力されることになる。このと
きに、系１ｏのバス結合回路ｄ。は系１ｏの個別バスｅ
０内で閉じるアクセスであることをＲＥＮ部の系番号が
系１゜であることより読取り、系１）の装置に対しては
アクセスはしない。
ば、系１ｏ内の中央制御装置ａ。がらデータチャネル装
置Ｃ８へアクセスする場合に、アドレスバス上には、Ｒ
ＥＮ部の系番号が系１ｏで装置番号がデータチャネルＣ
指定とされ、ＳＥＮ部の系番号が系１０で装置番号が中
央制御装置ａ指定とされ出力されることになる。このと
きに、系１ｏのバス結合回路ｄ。は系１ｏの個別バスｅ
０内で閉じるアクセスであることをＲＥＮ部の系番号が
系１゜であることより読取り、系１）の装置に対しては
アクセスはしない。
次に、系１０の中央制御装置ａ０がら系１）の中央制御
装置ａ、へアクセスする場合は、系１０のアドレスバス
上にはＲＥＮ部の系番号が系１）指定および装置番号が
中央制御装置ａ指定とされ、ＳＥＮ部の系番号が系１０
と指定され、装置番号が中央制御装置ａ指定とされ出力
されることになる。このときに、系１０のバス結合回路
ｄ０は、系１０の個別バスｅ０に出力されたＲＥＮ部の
系番号が系１）の指定であることによりバスｆ上に系１
０の個別バス情報を出力し、系１）のバス結合回路ｄ１
では、バスｆ上のＲＥＮ部の系番号が系１）を指定する
ものであることを判別し、系１）の個別バスｅ１上にバ
スｆの内容を出力することになる。
装置ａ、へアクセスする場合は、系１０のアドレスバス
上にはＲＥＮ部の系番号が系１）指定および装置番号が
中央制御装置ａ指定とされ、ＳＥＮ部の系番号が系１０
と指定され、装置番号が中央制御装置ａ指定とされ出力
されることになる。このときに、系１０のバス結合回路
ｄ０は、系１０の個別バスｅ０に出力されたＲＥＮ部の
系番号が系１）の指定であることによりバスｆ上に系１
０の個別バス情報を出力し、系１）のバス結合回路ｄ１
では、バスｆ上のＲＥＮ部の系番号が系１）を指定する
ものであることを判別し、系１）の個別バスｅ１上にバ
スｆの内容を出力することになる。
上記同系内装置間アクセスおよび上記両系にわたる装置
間アクセスにおいても受信側装置は装置別に割当てられ
た自分の装置番号とＲＥＮ部装置番号が一致することの
み検出すればよい。したがって、この二重化処理装置の
主記憶装置す以外の任意の装置間通信は全く同一手順に
て同一アドレスバスフォーマットを用い行うことができ
る。
間アクセスにおいても受信側装置は装置別に割当てられ
た自分の装置番号とＲＥＮ部装置番号が一致することの
み検出すればよい。したがって、この二重化処理装置の
主記憶装置す以外の任意の装置間通信は全く同一手順に
て同一アドレスバスフォーマットを用い行うことができ
る。
第３図は第１図に示される二重化処理装置のハードウェ
ア量を追加変更することなくマルチプロセッサシステム
へ拡張したときのブロック構成図である。系１０と系１
）から系１βと系１ｍまでは、第１図に示される二重化
処理装置の各基と全く同一構成となっており、−重化処
理装置Ｉｎは第１図に示される片系処理装置と全く同一
構成となっている。
ア量を追加変更することなくマルチプロセッサシステム
へ拡張したときのブロック構成図である。系１０と系１
）から系１βと系１ｍまでは、第１図に示される二重化
処理装置の各基と全く同一構成となっており、−重化処
理装置Ｉｎは第１図に示される片系処理装置と全く同一
構成となっている。
ここで本発明の特徴とするところは、系１０．１）、−
−一−−−−、１！、１ｍ、１ｎはそれぞれバス結合回
路ｄを介し共通バス６に接続されている。また共通バス
６には共通主記憶装置２、共通データチャネル装置３、
各基１０．１）、−・−ｍ＝−−１）１，１ｍ、１０間
の通信におげろロードシェア、ファンクションシェアの
管理等を行う各系間の通信制御装置４が接続され、さら
に、各装置から共通バス６へのアクセスを管理する共通
バス競合管理回路５が接続されている。
−一−−−−、１！、１ｍ、１ｎはそれぞれバス結合回
路ｄを介し共通バス６に接続されている。また共通バス
６には共通主記憶装置２、共通データチャネル装置３、
各基１０．１）、−・−ｍ＝−−１）１，１ｍ、１０間
の通信におげろロードシェア、ファンクションシェアの
管理等を行う各系間の通信制御装置４が接続され、さら
に、各装置から共通バス６へのアクセスを管理する共通
バス競合管理回路５が接続されている。
次に、このように構成されたマルチプロセッサシステム
の動作を図面を参照して詳細に説明する。
の動作を図面を参照して詳細に説明する。
第１図と第２図とを用いて装置間通信がアトレスバスフ
ォーマットＡおよびメモリアドレスフォーマットＢによ
りすべて同一手順、同一フォーマ・ノド化できることを
説明したように、第３図に示されるマルチプロセッサシ
ステムにおいても装置間通信が同一手順、同一フォーマ
ント化が可能である。例えば、系１０に含まれる中央制
御装置ａから系１ｍ内の中央制御装置ａに対してアクセ
スする場合に、まず、系１０内中央制御装置ａから系１
０の個別バスｅ上に、第２図に示されるＲＥＮ部系番号
が１ｍ」、装置番号が「ａ」、またＳＥＮ部系番号が「
０」、装置番号がｒａＪとして出力される。系１０内バ
ス結合回路ｄは他系通信指定であることを判別し、系１
０内個別バスｅ上のデータを共通バス６へ出力する。こ
のときに、１ｍのバス結合回路ｅは、共通バス６ヘイネ
ーブルされたアドレスバスＲＥＮ部の系番号がｒｍＪで
あることを検出し、系１ｍ内の個別バスｅへ共通バス６
上の内容を送出し、さらに系１ｍ内の中央制御装置ａは
ＲＥＮ部装置番号が「ａ」であることにより起動がかか
ることになる。次に、起動された系１ｍ内の中央制御装
置ａから送信元の系１０内の中央制御装置ａへのアンサ
を送出する場合は、最初に送信装置から送られてきたＲ
ＥＮ部とＳＥＮ部を入れ換えて出力すれば上記通信ルー
トを逆にたどりアンサが送られることになる。
ォーマットＡおよびメモリアドレスフォーマットＢによ
りすべて同一手順、同一フォーマ・ノド化できることを
説明したように、第３図に示されるマルチプロセッサシ
ステムにおいても装置間通信が同一手順、同一フォーマ
ント化が可能である。例えば、系１０に含まれる中央制
御装置ａから系１ｍ内の中央制御装置ａに対してアクセ
スする場合に、まず、系１０内中央制御装置ａから系１
０の個別バスｅ上に、第２図に示されるＲＥＮ部系番号
が１ｍ」、装置番号が「ａ」、またＳＥＮ部系番号が「
０」、装置番号がｒａＪとして出力される。系１０内バ
ス結合回路ｄは他系通信指定であることを判別し、系１
０内個別バスｅ上のデータを共通バス６へ出力する。こ
のときに、１ｍのバス結合回路ｅは、共通バス６ヘイネ
ーブルされたアドレスバスＲＥＮ部の系番号がｒｍＪで
あることを検出し、系１ｍ内の個別バスｅへ共通バス６
上の内容を送出し、さらに系１ｍ内の中央制御装置ａは
ＲＥＮ部装置番号が「ａ」であることにより起動がかか
ることになる。次に、起動された系１ｍ内の中央制御装
置ａから送信元の系１０内の中央制御装置ａへのアンサ
を送出する場合は、最初に送信装置から送られてきたＲ
ＥＮ部とＳＥＮ部を入れ換えて出力すれば上記通信ルー
トを逆にたどりアンサが送られることになる。
共通主記憶装置２と共通データチャネル３と系間通信制
御装置４とは共通系Ｘとしてまとめられている。共通系
装置へアクセスする場合にはＲＥＮ部系番号をｒＸＪと
する。各処理装置内の主記憶装置すと共通主記憶装置２
とのアクセスは、ともに第２図に示されるメモリアドレ
スフォーマットＢにより行われる。ここで各処理装置内
に主記憶装置すと共通主記憶装Ｗ２とのメモリ容量分界
指定が用意されており、この分界指定により、各処理装
置内のバス結合回路ｄが動作する。
御装置４とは共通系Ｘとしてまとめられている。共通系
装置へアクセスする場合にはＲＥＮ部系番号をｒＸＪと
する。各処理装置内の主記憶装置すと共通主記憶装置２
とのアクセスは、ともに第２図に示されるメモリアドレ
スフォーマットＢにより行われる。ここで各処理装置内
に主記憶装置すと共通主記憶装Ｗ２とのメモリ容量分界
指定が用意されており、この分界指定により、各処理装
置内のバス結合回路ｄが動作する。
本発明は、以上説明したように、個別バスに接続された
バス結合回路とバス結合回路を接続するバスを設け、二
重化構成時における装置間通信の統一化を図り両系装置
間にわたる装置個別の専用バスをなくすことにより二重
化によるハードウェア量増加を最低限にとどめ、かつマ
ルチプロセッサシステムへの移行をハードウェア量の追
加変更することなく可能とし、マルチプロセッサ構成時
の通信手段も二重化構成時と全く同一にできる優れた効
果がある。
バス結合回路とバス結合回路を接続するバスを設け、二
重化構成時における装置間通信の統一化を図り両系装置
間にわたる装置個別の専用バスをなくすことにより二重
化によるハードウェア量増加を最低限にとどめ、かつマ
ルチプロセッサシステムへの移行をハードウェア量の追
加変更することなく可能とし、マルチプロセッサ構成時
の通信手段も二重化構成時と全く同一にできる優れた効
果がある。
第１図は本発明一実施例二重化処理装置のブロック構成
図。 第２図はそのアドレスバス、メモリアドレスおよびデー
タバスのコマンドフォーマット。 第３図は本発明の他の実施例マルチプロセッサシステム
のブロック構成図。 ａ・・・中央制御装置、ｂ・・・主記憶装置、Ｃ・・・
データチャネル装置、ｄ・・・バス結合回路、ｅ・・・
個別バス、ｆ・・・バス、１０〜Ｉｎ・・・系、Ｘ・・
・共通系、２・・・共通主記憶装置、３・・・共通デー
タチャネル装置、４・・・系通信制御装置、４・・・共
通バス競合管理回路、６・・・共通バス。
図。 第２図はそのアドレスバス、メモリアドレスおよびデー
タバスのコマンドフォーマット。 第３図は本発明の他の実施例マルチプロセッサシステム
のブロック構成図。 ａ・・・中央制御装置、ｂ・・・主記憶装置、Ｃ・・・
データチャネル装置、ｄ・・・バス結合回路、ｅ・・・
個別バス、ｆ・・・バス、１０〜Ｉｎ・・・系、Ｘ・・
・共通系、２・・・共通主記憶装置、３・・・共通デー
タチャネル装置、４・・・系通信制御装置、４・・・共
通バス競合管理回路、６・・・共通バス。
Claims (4)
- （１）各系毎に、中央制御装置と、主記憶装置と、この
中央制御装置により制御される１以上の被制御装置と、
上記各装置を結合する個別バスとを備え、 上記各系がその系内でデータ処理を実行するとともに、
上記各系が相互に通信を行うことができるように構成さ
れた多重化処理装置において、上記各装置の通信は必ず
上記個別バスを介して実行するように構成され、 各系毎に、上記個別バスに固定的に接続されたバス結合
回路を備え、 上記各系にまたがってこのバス結合回路を接続する共通
バスを設け、 各系には、その系が他系に属する装置に当てて行う通信
について、その系のバス結合回路と上記共通バスを介し
て、自己の系番号、発信装置番号、宛先系番号、宛先装
置番号およびファンクション指定を含む信号を送信する
手段を備えた ことを特徴とする多重化処理装置。 - （２）系の数が２である特許請求の範囲第（１）項に記
載の多重化処理装置。 - （３）各系毎に、中央制御装置と、主記憶装置と、この
中央制御装置により制御される１以上の被制御装置と、
上記各装置を固定的に結合する個別バスとを備え、 上記各系がその系内でデータ処理を実行するとともに、
上記各系が相互に通信を行うことができるように構成さ
れた多重化処理装置において、上記各装置の通信は必ず
上記個別バスを介して実行するように構成され、 各系毎に、上記個別バスに固定的に接続されたバス結合
回路を備え、 上記各系にまたがってこのバス結合回路を接続する共通
バスを設け、 各系には、その系が他系に属する装置に当てて行う通信
について、その系のバス結合回路と上記共通バスを介し
て、自己の系番号、発信装置番号、宛先系番号、宛先装
置番号およびファンクション指定を含む信号を送信する
手段を備え、 上記共通バスには、各系に共通に一組の共通バス競合管
理回路と、系間通信制御装置とが接続されたことを特徴
とする多重化処理装置。 - （４）系の数が３以上である特許請求の範囲第（３）項
に記載の多重化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14708784A JPS6126169A (ja) | 1984-07-16 | 1984-07-16 | 多重化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14708784A JPS6126169A (ja) | 1984-07-16 | 1984-07-16 | 多重化処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126169A true JPS6126169A (ja) | 1986-02-05 |
| JPH0120458B2 JPH0120458B2 (ja) | 1989-04-17 |
Family
ID=15422170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14708784A Granted JPS6126169A (ja) | 1984-07-16 | 1984-07-16 | 多重化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126169A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313556A (ja) * | 1986-07-04 | 1988-01-20 | Nec Corp | 分散形保守端末接続方式 |
| JPH02166144A (ja) * | 1988-12-17 | 1990-06-26 | Nissan Maruzen Poriechiren Kk | 電線被覆用エチレン共重合体組成物 |
| US5584004A (en) * | 1991-03-20 | 1996-12-10 | Hitachi, Ltd. | Data processing system having subsystems connected by busses |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117059A (en) * | 1981-01-14 | 1982-07-21 | Nec Corp | Multiprocessor system |
| JPS58202643A (ja) * | 1982-04-21 | 1983-11-25 | Fujitsu Ltd | 通信バスル−ト制御方式 |
| JPS58211271A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | マルチプロセツサシステム |
-
1984
- 1984-07-16 JP JP14708784A patent/JPS6126169A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117059A (en) * | 1981-01-14 | 1982-07-21 | Nec Corp | Multiprocessor system |
| JPS58202643A (ja) * | 1982-04-21 | 1983-11-25 | Fujitsu Ltd | 通信バスル−ト制御方式 |
| JPS58211271A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | マルチプロセツサシステム |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313556A (ja) * | 1986-07-04 | 1988-01-20 | Nec Corp | 分散形保守端末接続方式 |
| JPH02166144A (ja) * | 1988-12-17 | 1990-06-26 | Nissan Maruzen Poriechiren Kk | 電線被覆用エチレン共重合体組成物 |
| US5584004A (en) * | 1991-03-20 | 1996-12-10 | Hitachi, Ltd. | Data processing system having subsystems connected by busses |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120458B2 (ja) | 1989-04-17 |
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