JPS5955507A - 並列処理型プログラマブル・コントロ−ラの制御方式 - Google Patents
並列処理型プログラマブル・コントロ−ラの制御方式Info
- Publication number
- JPS5955507A JPS5955507A JP16695382A JP16695382A JPS5955507A JP S5955507 A JPS5955507 A JP S5955507A JP 16695382 A JP16695382 A JP 16695382A JP 16695382 A JP16695382 A JP 16695382A JP S5955507 A JPS5955507 A JP S5955507A
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- JP
- Japan
- Prior art keywords
- parallel processing
- transmission
- controllers
- address
- data
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はプログラマフル・コントローラの制御方式の改
良に関し、更に詳細には複数のプログラマフル・コント
ローラ間を並列処理用の伝送路で結合し、相互にデータ
を転送することにより複数のプログラマブル・コントロ
ーラによる並列処理を可能としたプログラマフル・コン
トローラの制御方式に関するものである。
良に関し、更に詳細には複数のプログラマフル・コント
ローラ間を並列処理用の伝送路で結合し、相互にデータ
を転送することにより複数のプログラマブル・コントロ
ーラによる並列処理を可能としたプログラマフル・コン
トローラの制御方式に関するものである。
〈従来技術〉
従来より、複数台のプログラマブル・コントローラによ
る並列処理を実現する最も初歩的な手段として各プログ
ラマブル・コントローラの入出力部を相互に接続する方
法が知られているか、このような接続方法によれば、並
列接続局数、データ数が増加すると、この渡り信号の為
の配線数が増加し、プログラマブル・コントローラのン
ーケンス・プログラム・メモリ及び入出力部を多数必要
とする問題点があった。
る並列処理を実現する最も初歩的な手段として各プログ
ラマブル・コントローラの入出力部を相互に接続する方
法が知られているか、このような接続方法によれば、並
列接続局数、データ数が増加すると、この渡り信号の為
の配線数が増加し、プログラマブル・コントローラのン
ーケンス・プログラム・メモリ及び入出力部を多数必要
とする問題点があった。
このような問題点を解決するため、最近プログラマブル
・コントローラ間の渡り信号の転送用に専用の伝送路を
設け、直列伝送するようにして配線数を減らし、並列処
理を容易に実現する手段が採用されて来ている。
・コントローラ間の渡り信号の転送用に専用の伝送路を
設け、直列伝送するようにして配線数を減らし、並列処
理を容易に実現する手段が採用されて来ている。
第１図は並列処理用の伝送線を設（Ｊた場合のシステム
構成を示すフロック図である。
構成を示すフロック図である。
第１図において１，２．・・・、５はそれぞれ相互にテ
ーク交換の必要なプログラマフル・コントローラ群、６
は該プログラマフル・コントローラ１〜５を相互に並列
接続するための伝送路である。
ーク交換の必要なプログラマフル・コントローラ群、６
は該プログラマフル・コントローラ１〜５を相互に並列
接続するための伝送路である。
第２図は並列処理機能をイ」加したプログラマフル・コ
ントローラ（第１図における１〜５）のフロック図であ
る。
ントローラ（第１図における１〜５）のフロック図であ
る。
第２図において６は伝送路、７は送受信回路、８は送受
信制御回路、９は送受信テーク用バッファ・メモリ、１
０は並列処理用データメモリ、１１は並列処理機能以外
のプログラマブル・コントローラの機能フロック、Ｉｋ
ｌはプログラマフル・コントローラの演算部である。
信制御回路、９は送受信テーク用バッファ・メモリ、１
０は並列処理用データメモリ、１１は並列処理機能以外
のプログラマブル・コントローラの機能フロック、Ｉｋ
ｌはプログラマフル・コントローラの演算部である。
」―記並列処理用データメモリ１０は送受信制御回路８
及びプログラマフル・コントローラ演算部Ｉｌｌのいず
れからも１込み、読出しか可能である。送受信制御回路
８は他のプログラマフル・コントローラからの受信テー
クを所定のアドレス領域に書込み、演算部Ｉｌｌからの
送信テークを他のプログラマフル・コントローラに送信
する。
及びプログラマフル・コントローラ演算部Ｉｌｌのいず
れからも１込み、読出しか可能である。送受信制御回路
８は他のプログラマフル・コントローラからの受信テー
クを所定のアドレス領域に書込み、演算部Ｉｌｌからの
送信テークを他のプログラマフル・コントローラに送信
する。
並列処理型のプログラマフル・コントローラとして、従
来はこの並列処理用テーク・メモＩＪ Ｉ Ｏを他局へ
の送信領域と、他局よりの受信領域に分割し、送信領域
は転送先の局に対応したアドレスを割当て、受信領域は
転送元の局に対応したアドレスを割当てる制御方式か用
いられている。
来はこの並列処理用テーク・メモＩＪ Ｉ Ｏを他局へ
の送信領域と、他局よりの受信領域に分割し、送信領域
は転送先の局に対応したアドレスを割当て、受信領域は
転送元の局に対応したアドレスを割当てる制御方式か用
いられている。
第３図に、この場合の並列処理用テークメモリ１０の分
割例を示し、ａ −ｅはそれぞれ転送先の局に対応して
分割された送信領域を表わし、ａ′〜ｅ′はそれぞれ転
送元の局しこ対応して分割された受信領域を表わしてい
る。
割例を示し、ａ −ｅはそれぞれ転送先の局に対応して
分割された送信領域を表わし、ａ′〜ｅ′はそれぞれ転
送元の局しこ対応して分割された受信領域を表わしてい
る。
このようなアドレス分割をした場合、同一信号であるに
もかかわらず、転送先でアドレスか異な’Ｔ’ｉ＆混乱
を招く恐れがある。
もかかわらず、転送先でアドレスか異な’Ｔ’ｉ＆混乱
を招く恐れがある。
第４図は２局間の並列処理として実用化されている方式
の並列処理用データメモＩＪ １０のアドレス記憶例を
示し、＃０局のアドレス１０００−１７７７は＃１局の
アドレス２０００〜２７７７へ送信され、＃１局（７）
７ ｔ’ し７．１０００〜Ｉ ’７７７はＩＬｏ局ノ
アノアトレス２０００〜２フフフ信され、この場合も転
送元と転送先でアドレスが異なることになる。
の並列処理用データメモＩＪ １０のアドレス記憶例を
示し、＃０局のアドレス１０００−１７７７は＃１局の
アドレス２０００〜２７７７へ送信され、＃１局（７）
７ ｔ’ し７．１０００〜Ｉ ’７７７はＩＬｏ局ノ
アノアトレス２０００〜２フフフ信され、この場合も転
送元と転送先でアドレスが異なることになる。
第５図はリレー・ラター図の一例を示し同図（ａ）は＃
０局のリレー・ラター図、同図（ｂ）は＃１局のリレー
・ラタ・−図を示している。第５図（ａ）において、＃
１局への転送用のアドレス１０００のコイルは第５図（
ｂ）ではアドレスが２０００となり、第５図（ｂ） Ｋ
オいて、＃０局への転送用のアドレス１０００のコイ
ルが第５図（ａ）ではアドレス２０００となる。
０局のリレー・ラター図、同図（ｂ）は＃１局のリレー
・ラタ・−図を示している。第５図（ａ）において、＃
１局への転送用のアドレス１０００のコイルは第５図（
ｂ）ではアドレスが２０００となり、第５図（ｂ） Ｋ
オいて、＃０局への転送用のアドレス１０００のコイ
ルが第５図（ａ）ではアドレス２０００となる。
従来はこのように＃０．＃１局を総合システムと考えた
場合、極めて煩雑なアドレス割付けとなって い プこ
。
場合、極めて煩雑なアドレス割付けとなって い プこ
。
〈目自勺〉
本発明はト記従来の問題点を除去した同一信号に対して
一つのアドレスしか存在しないシステム全体において統
一のとれたアドレス割付けの可能な並列処理型プログラ
マフル・コントローラの制御方式を提供することを目的
として成されたものである。
一つのアドレスしか存在しないシステム全体において統
一のとれたアドレス割付けの可能な並列処理型プログラ
マフル・コントローラの制御方式を提供することを目的
として成されたものである。
〈実施例〉
以下、本発明を実施例を挙げて説明する。
本発明は第１図に示したようにプログラマフル・コント
ローラｌ、２．・・・、５を伝送路６により相互に並列
接続されたシステムに適用され、プログラマブル・コン
トローラＩ（２，・・・、５）は並列処理機能を付加す
るため第２図に示したように構成されている。
ローラｌ、２．・・・、５を伝送路６により相互に並列
接続されたシステムに適用され、プログラマブル・コン
トローラＩ（２，・・・、５）は並列処理機能を付加す
るため第２図に示したように構成されている。
上記のように構成されたシステムにおいて、本発明の制
御方式を実施するための並列処理用テークメモリ１０の
アドレス割イ」けを第６図に示す。
御方式を実施するための並列処理用テークメモリ１０の
アドレス割イ」けを第６図に示す。
第６図（ａ）、 （ｂ）に示すように、並列接続された
全てのプログラマフル・コントローラはアドレスを共有
したａ −ｅの並列処理用データメモｌ） Ｉ Ｏを有
し、局数、データ数に応して適宜ａ ＋ ｂ ＋ Ｃ＋
・。
全てのプログラマフル・コントローラはアドレスを共有
したａ −ｅの並列処理用データメモｌ） Ｉ Ｏを有
し、局数、データ数に応して適宜ａ ＋ ｂ ＋ Ｃ＋
・。
ｅＪｌｃ分割される。
＃０局の並列処理用データメモＩＪ １０ては第６（２
）（ａ） Ｖこ示すようにａの領域か他の局への送信領
域として割付けられ、他のｂ〜ｅの領域が他局からの受
信領域として割付けられる。また＃Ｉ局の並列処理用テ
ークメモリ１０ては第６図（ｂ）に示すようＫｂの領域
が他の局−・の送イ占領域として割付けられ、ａ及びｃ
−ｅの領域か他局からの受信領域として割付けられる
。
）（ａ） Ｖこ示すようにａの領域か他の局への送信領
域として割付けられ、他のｂ〜ｅの領域が他局からの受
信領域として割付けられる。また＃Ｉ局の並列処理用テ
ークメモリ１０ては第６図（ｂ）に示すようＫｂの領域
が他の局−・の送イ占領域として割付けられ、ａ及びｃ
−ｅの領域か他局からの受信領域として割付けられる
。
−１−１述のような並列処理用データメモＩＪ Ｉ Ｏ
の割付けを行なった装置において、送信の場合、転送先
を指定せずに他の全ての局の並列処理用テークメモリ１
０に転送する。受信したテークを演算に使用するか否か
は受信側のプログラマブル・コントローラの演算プロク
ラムにより決定される。
の割付けを行なった装置において、送信の場合、転送先
を指定せずに他の全ての局の並列処理用テークメモリ１
０に転送する。受信したテークを演算に使用するか否か
は受信側のプログラマブル・コントローラの演算プロク
ラムにより決定される。
第７図に一例として＃０〜＃７の８局構成で転送テーク
数を６４ヒントづつ均等に割描てた場合の＃ＯＶこおり
る並列処理用データメモリ１０の状態を示す。
数を６４ヒントづつ均等に割描てた場合の＃ＯＶこおり
る並列処理用データメモリ１０の状態を示す。
第７図に示す例ではアドレス１０００〜１７７７の５、
・、１２ヒツトが並列処理用メモリ領域であり、全ての
プログラマブル＠コントローラに共通のアト”レスが割
当てられ、メモリ内容は送受信機能により同一内容に常
に更新されることになる。従って全てのプログラマフル
・コントローラか共有するメモリとして機能することに
なるＯ この為、同一信号に対しては一つのアドレスしか存在せ
ず、従来の如き極めて煩雑なアドレス割付けによる混乱
が生じない。
・、１２ヒツトが並列処理用メモリ領域であり、全ての
プログラマブル＠コントローラに共通のアト”レスが割
当てられ、メモリ内容は送受信機能により同一内容に常
に更新されることになる。従って全てのプログラマフル
・コントローラか共有するメモリとして機能することに
なるＯ この為、同一信号に対しては一つのアドレスしか存在せ
ず、従来の如き極めて煩雑なアドレス割付けによる混乱
が生じない。
第８図は本発明を実施した場合のリレー・ラダー図の一
例を示し、同図（ａ）は＃０局のリレー・ラダー図、同
図（ｂ）は＃】局のリレー・ラダー図を示している。第
８図（ａ）において＃１局への転送用のアドレス１００
０のコイルは第８図（ｂ）では同一アドレス１０００と
なり、第８図（ｂ）において、＃０局への転送用のアド
レス１１００のコイルが第８図（ａ）では同一アドレス
１１００となる。
例を示し、同図（ａ）は＃０局のリレー・ラダー図、同
図（ｂ）は＃】局のリレー・ラダー図を示している。第
８図（ａ）において＃１局への転送用のアドレス１００
０のコイルは第８図（ｂ）では同一アドレス１０００と
なり、第８図（ｂ）において、＃０局への転送用のアド
レス１１００のコイルが第８図（ａ）では同一アドレス
１１００となる。
このように本発明によれは同一信号に対しては同一のア
ドレス割付けになり、統一性のあるアドレス割付けか成
され得る。
ドレス割付けになり、統一性のあるアドレス割付けか成
され得る。
に効果〉
以」―述へたように本発明によれは並列に接続された全
てのプログラマフル・コントローラがアドレスを共有す
る並列処理用のテークメモリ領域を設け、このデータメ
モリ領域を並列接続局数、転送テーク数に応して各プロ
グラマフル・コントローラに送信データ領域として絶対
番地を割当て、並列に接続された全てのプログラマフル
・コントローラの並列処理用データメモリの受信領域に
一様に転送するように成しているため、同一信号に対し
ては一つのアドレスしか存在せず、従来の如き極めて煩
雑なアドレス割付けによる混乱も生じず、システム全体
において統一のとれたアドレス割イ」けが可能となる。
てのプログラマフル・コントローラがアドレスを共有す
る並列処理用のテークメモリ領域を設け、このデータメ
モリ領域を並列接続局数、転送テーク数に応して各プロ
グラマフル・コントローラに送信データ領域として絶対
番地を割当て、並列に接続された全てのプログラマフル
・コントローラの並列処理用データメモリの受信領域に
一様に転送するように成しているため、同一信号に対し
ては一つのアドレスしか存在せず、従来の如き極めて煩
雑なアドレス割付けによる混乱も生じず、システム全体
において統一のとれたアドレス割イ」けが可能となる。
第１図は本発明の適用される並列処理可能に接続された
プログラマブル・コントローラ群のシステム構成図、第
２図は並列処理機能を付加したプログラマフル・コント
ローラのブロック図、ｉ３図は従来の並列処理用テーク
メモリの割付は例を示す呻フ・で都４図は２局間の並列
処理の実施した従来の並列処理用テークメモリのアドレ
ス記憶例を示す図、第５図は従来方式におけるリレー・
ラフ−図、第６図は本発明の制御方式を実施しｊコ並列
処理用データメモリの割（＝ｊけ例を示す図、第７図は
８局構成の場合のメモリ割利は例を示す図、第８図は本
発明の制御方式を実施した場合のリレー・ラダーの一例
を示す図である。 ｌ〜５ プログラマブル・コントローラ、６・伝送路、
７・・・送受信回路、８ 送受信制御回路。 ｌＯ・・・並列処理用テークメモリ、１１−１ プロ
グラマフル・コントローラ演算部。
プログラマブル・コントローラ群のシステム構成図、第
２図は並列処理機能を付加したプログラマフル・コント
ローラのブロック図、ｉ３図は従来の並列処理用テーク
メモリの割付は例を示す呻フ・で都４図は２局間の並列
処理の実施した従来の並列処理用テークメモリのアドレ
ス記憶例を示す図、第５図は従来方式におけるリレー・
ラフ−図、第６図は本発明の制御方式を実施しｊコ並列
処理用データメモリの割（＝ｊけ例を示す図、第７図は
８局構成の場合のメモリ割利は例を示す図、第８図は本
発明の制御方式を実施した場合のリレー・ラダーの一例
を示す図である。 ｌ〜５ プログラマブル・コントローラ、６・伝送路、
７・・・送受信回路、８ 送受信制御回路。 ｌＯ・・・並列処理用テークメモリ、１１−１ プロ
グラマフル・コントローラ演算部。
Claims (1)
- 【特許請求の範囲】 １、複数のプログラマブル・コントローラ間を並列処理
用の伝送路で結合し、相互にデータを転送することによ
り複数のプログラマフル・コントローラによる並列処理
を行うシステムにおいて、 並列に接続された全てのプログラマフル・コントローラ
かアドレスを共有する並列処理用のデータメモリ領域を
設け、該データメモリ領域を並列接続局数、転送データ
数に応じて各プログラマフル・コントローラに送信デー
タ領域として絶対番地を割当て、並列に接続された全て
のプログラマフル・コントローラの並列処理用データメ
モリの受信領域に一様に転送するように成したことを特
徴とする並列処理型プログラマフル・コントローラの制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16695382A JPS5955507A (ja) | 1982-09-25 | 1982-09-25 | 並列処理型プログラマブル・コントロ−ラの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16695382A JPS5955507A (ja) | 1982-09-25 | 1982-09-25 | 並列処理型プログラマブル・コントロ−ラの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955507A true JPS5955507A (ja) | 1984-03-30 |
Family
ID=15840679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16695382A Pending JPS5955507A (ja) | 1982-09-25 | 1982-09-25 | 並列処理型プログラマブル・コントロ−ラの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955507A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134504A (ja) * | 1987-11-20 | 1989-05-26 | Koyo Electron Ind Co Ltd | プログラマブルコントローラの送受信方式 |
-
1982
- 1982-09-25 JP JP16695382A patent/JPS5955507A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134504A (ja) * | 1987-11-20 | 1989-05-26 | Koyo Electron Ind Co Ltd | プログラマブルコントローラの送受信方式 |
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