JPS648501B2

JPS648501B2 -

Info

Publication number: JPS648501B2
Application number: JP55007341A
Authority: JP
Inventors: Yasuhisa Shiobara
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-01-24
Filing date: 1980-01-24
Publication date: 1989-02-14
Also published as: JPS56104559A

Description

【発明の詳細な説明】本発明は、複数の伝送装置の相互間が伝送路に
より接続されたデータ伝送システムに関するもの
である。

複数の制御装置、計算機等を１本ないし複数の
伝送ケーブル等からなる伝送路で相互に接続し、
装置間相互のデータ伝送方式については、種々の
方法が提案されている。そして、その選択にあた
つては、いずれも伝送路の実現可能な伝送速度と
装置毎に発生する伝送要求に対する応答性の確保
および実現するハードウエアコストとの兼ね合い
等により決定していた。

第１図は、従来行なわれていたループ状伝送シ
ステムの伝送方式の一例を図式化したものであ
る。尚、以下ステーシヨンという用語は伝送装置
と同義に解するものとする。

伝送路使用要求が無い第１のステーシヨンが伝
送要求検出のための伝送制御フレーム“PEQ”
を送信すると、伝送要求の有る第２のステーシヨ
ンは伝送要求有を示す伝送制御フレーム“REQ”
を第１のステーシヨンへ返送する。伝送制御フレ
ーム“REQ”を受信した第１のステーシヨンは
伝送路使用許可を示す伝送制御フレーム“POL”
を第２のステーシヨンへ送信し、第２のステーシ
ヨンは伝送制御フレーム“POL”の受信より、
伝送路使用権獲得を知る。この場合、伝送制御フ
レーム“PEQ”から伝送制御フレーム“REQ”、
“POL”の受信に至る伝送権獲得シーケンスで
は、システム中で、伝送要求が同時に発生する場
合、ステーシヨン毎に設定された優先度に従い、
最も優先度の高いステーシヨンへ伝送権が委譲さ
れるように制御される。伝送権を獲得した第２の
ステーシヨンは、送信相手の第３のステーシヨン
の受信可能か否かを調べるため、相手の受信可、
不可を確認するための伝送制御フレーム“SEL”
を送信し第３のステーシヨンからの受信可能を示
す伝送制御フレーム“RDY”を見て、情報フレ
ーム“Ｉ”を送信し、第３のステーシヨンからの
正常受信を示す伝送制御フレーム“ACK”の受
信と共に、伝送要求検出のための伝送制御フレー
ム“PEQ”を送信する。

以上のようなデータ伝送システムにおいては、
時分割で使用する伝送路の伝送速度と、各ステー
シヨンで発生する伝送要求に見合う伝送応答時間
を確保するための伝送権獲得時の伝送路上での優
先制御を行つており、また、伝送開始のため、相
手の受信バツフアのレデイ状態を確認の上情報フ
レームを伝送するという、伝送装置にとつては非
常に複雑な伝送手順が必要であり、実現するため
のハードウエアも複雑、高級高価となる。また、
伝送装置に接続されている制御装置は送信および
受信の都度、この伝送手順に従つたソフトウエア
等による処理を必要とする。さらに、この伝送装
置により相互に結合された制御装置は伝送システ
ム中の親になる制御装置からのデータを受けて制
御動作を行う受動的な制御装置というよりもむし
ろ自らでインテリジエントな判断制御能力を有す
る分散制御形の制御装置である傾向がある。この
場合、即時データの伝送およびこのデータを即時
に処理制御する事に対しては分散制御形の制御装
置の制御周期内に、有意データが伝送されていれ
ば良く、むしろ、伝送装置の存在が無関係に扱え
る方がより好ましい。一方、メモリ素子等にみら
れる半導体の集積化および伝送速度の向上と低価
格化の傾向があり、これら高集積度のLSI（大規
模集積回路）素子を用いて伝送装置を実現できれ
ば、低価格、簡単な装置を作りうるという要請が
ある。

本発明はこのような事情に鑑みてなされたもの
で、伝送装置の伝送手順の簡素化および接続する
制御装置の伝送に対する処理の簡略化等を可能と
するデータ伝送システムを提供することを目的と
している。

すなわち、本発明の特徴とするところは、複数
の伝送装置の相互間が伝送路により接続されたデ
ータ伝送システムにおいて、前記伝送装置それぞ
れに、送信すべきデータを一回に伝送可能な最大
の情報量でブロツク化して記憶する出力メモリ
と、到来する他の全ての伝送装置からのデータを
受信し該データのうち予め設定されたブロツク番
号を有するデータのみを取込んで記憶する入力メ
モリと、伝送装置が伝送完了時に伝送路使用権を
他の伝送装置に委譲する制御手段とを備え、この
制御手段により伝送路使用権が委譲された伝送装
置は、所定の伝送路使用時間内に出力メモリに記
憶されているブロツク化データを順次伝送路を介
して送信するようにしたことにある。

以下、図面を参照して本発明の一実施例を説明
する。

第２図は、本実施例における伝送路使用権の委
譲方法を図式化して示すものである。すなわち、
伝送情報フレームI₁，I₂，I₃を送出したステーシ
ヨンは、送信データの受信完了、誤り無しを所定
のルールによつて確認した後、直ちに伝送制御フ
レーム“POL”を次のステーシヨンに伝送する。
伝送制御フレーム“POL”は、例えば第３図に
示すように、フレームの先・後端部を示すＦコー
ド、受信されるべきステーシヨン番号が登録され
る受信ステーシヨンアドレスを示すSA部、
“POLフレームを示すＣコード、送信ステーシヨ
ン番号が登録される送信アドレスを示すPAコー
ドから構成されている。伝送形態が、ループ状の
場合、伝送フレーム“POL”は次のステーシヨ
ンで確認され、直ちに、情報フレームが送信され
る。一方、各ステーシヨン内には送信出力用の出
力メモリ（以下「OUTメモリ」と称する）と、
受信したデータを記憶する入力メモリ（以下
「INメモリ」と称する）とがあり、OUTメモリ
へは、当該伝送装置に接続された制御装置から、
伝送すべきデータが伝送装置のデータ伝送周期と
は無関係に制御装置の任意の周期で書き込まれ
る。また、制御装置はINメモリから必要なデー
タを伝送装置のデータ伝送周期とは無関係に制御
装置の任意の周期で読み出している。そして、
OUTメモリは、あらかじめ設定された１回に伝
送できる情報ワード数で、ブロツク化されてお
り、伝送権獲得時にはブロツク単位で且つ伝送シ
ステムの伝送周期で順次サイクリツクにデータが
伝送される。伝送システムに接続された全てのス
テーシヨンでは、各々、互いに同様の送信制御が
されており、従つて、全ステーシヨン数に１度の
割ですなわち伝送システムの伝送周期で伝送権が
回つてくる。伝送されるデータはある特定の宛先
アドレスを付けずに伝送するようにすることで全
てのステーシヨンで受信することが可能である
が、あらかじめ定設された受信フレーム中のステ
ーシヨン番号とブロツク番号に応じて、それに相
当するINメモリのメモリ・エリアに格納される。
なお、伝送情報フレームの構成は、例えば、第４
図に示すように、フレーム中に送信元ステーシヨ
ン番号を登録するアドレスPA及びPBは送信用
OUTメモリ中のブロツク番号を登録するアドレ
スである。また第４図において、Ｆはフレーム最
初と最後とを示すコードであり、SAは全ステー
シヨン受信を示す着信アドレスであり、Ｃは情報
フレームであることを示すコードであり、FCSは
Ｉ(1)〜Ｉ（ｎ）のｎワードのデータの誤り検出用
の冗長データである。

第５図ａは例えばPROM（プログラマブル・リ
ードオンリメモリ）を用いたROM（読出し専用
メモリ：リードオンリメモリ）のデータ構造の一
構成例である。このROMは、情報フレーム中の
ステーシヨン番号に係るPAとブロツク番号に係
るPBとを用いてINメモリの番地を変換するため
のプログラム機能を有するものである。すなわ
ち、第５図ａにおいて、システム中のステーシヨ
ン数が32、OUTメモリ容量が1024ワード、１ブ
ロツクのワード数を32ワードとすると、受信デー
タのステーシヨン番号とブロツク番号は1024ワー
ド／32ワード＝32ブロツク＝2⁵で10ビツトアドレ
ス、また、INメモリ容量を2048ワードとすると
2048ワード／32ワード＝64ブロツクとなり、
PROMの対応する番地に、格納するINメモリの
ブロツク番号をプログラムする。また第５図ｂは
これに対応して、ステーシヨン（Ｍ）（Ｍは１〜
32のうちの１つ）のINメモリの第１〜第６のブ
ロツクに対応するメモリへはステーシヨン(K)の第
１、第２のOUTデータブロツク、ステーシヨン
（Ｋ＋１）の第１、第２のOUTデータブロツク、
ステーシヨン（32）の第１、第２のOUTデータ
ブロツクが格納されることを示している。なお、
ブロツク当りのワード数、OUTメモリ、INメモ
リ及びPROMの容量は、特に限定されるもので
はない。OUTメモリに書き込まれたデータは、
伝送システムで定まる伝送周期で伝送され、従つ
て受信側ステーシヨンでは、この伝送周期で、デ
ータが更新されることになる。さらに、送信用
OUTメモリの各ブロツクに対して、送信許可／
禁止を制御することで、伝送路の負荷制御を制御
装置によりダイナミツクに制御することができ
る。

この場合、伝送周期と制御装置の読み出し書き
込み周期とが非同期であるための受信データの時
間的不連続が発生する。また、制御装置が出力し
たデータは、この伝送周期で更新されるため、実
際に他のステーシヨンへ伝送される時間が不明瞭
であるが、本実施例では、ステーシヨン内で伝送
データの優先制御を行なえるようにした。すなわ
ち、ブロツク毎の順次サイクリツクな伝送に対し
て、優先伝送の要求が発生した場合、優先すべき
データを優先して伝送することにより、すべての
ステーシヨンについて伝送権が一巡する時間内
で、各ステーシヨンの優先データの伝送が完了す
るため、優先データに対する伝送の連続性と応答
性を確保することができる。すなわち、本実施例
のようにすれば、高速性を要求されるデータの伝
送時間に見合うシステム規模を選択することによ
り、従来方式に比べ伝送手順が簡単で、制御装置
と伝送装置におけるデータ伝送制御の分離が可能
で、しかも所要のデータ伝送応答性を確保できる
データ伝送システムとすることができる。

第６図は、本実施例におけるデータ伝送装置の
ハードウエア構成の１例を示すものである。

１１は伝送装置の伝送手順および制御装置との
データのやりとりの制御を行うマイクロプロセツ
サ、１２はこのマイクロプロセツサのプログラム
を記憶しているPROM（読み出し専用）および
RAM（ランダムアクセスメモリ）（読み出し書き
込み可能）等からなるプログラムメモリ、１３は
受信したデータからその送信先アドレスに従つて
INメモリ１４へデータ格納するか否かを決定す
るINメモリの番地変換用のPROM等からなる番
地変換メモリである。１５はOUTメモリであり、
マイクロプロセツサ１１により制御され、伝送路
Ｌとの間でデータの送受信タイミングの制御を行
う伝送制御回路１６により伝送されるべき送信デ
ータを格納しておくOUTメモリである。１７は
この伝送装置（ステーシヨン）に接続される制御
装置であり、バス切換回路１８により、マイクロ
プロセツサの共通バスＢを時分割使用して、任意
のタイミングで伝送データをOUTメモリ１５へ
書き込み、あるいはINメモリ１４からデータを
読み出す。IN、OUTメモリ１４，１５は、制御
装置１７およびマイクロプロセツサ１１に対して
両者から書き込み読み出し可能な共通メモリとな
つている。マイクロプロセツサ１１はプログラム
メモリ１２のPROMにあらかじめプログラムさ
れた伝送手順に従つて、OUTメモリ１５のデー
タを伝送し、または受信するデータをINメモリ
１４へ格納する。制御装置１７から伝送装置を制
御する場合、プログラムメモリ１２のRAMの特
定番地へそれに相当するデータフオーマツトのデ
ータを書き込むことによつて、マイクロプロセツ
サ１１により認識され、例えばOUTメモリ１４
の相当するブロツクの伝送許可／禁止が可能とな
る。

この様な伝送装置を用いると制御装置は、伝送
すべきデータを外部のメモリへ書き込み、または
受信するデータをメモリから読み出すだけで、伝
送装置を意識する必要がなくなる。これら各部の
構成の大部分はLSI（大規模集積回路）化されて
おり、簡単なハードウエアで構成することができ
る。

ところで、このようにすると送信側ステーシヨ
ンにおいて、所定のブロツクに分割されたOUT
メモリの任意のブロツクの送信を禁止できること
から、伝送路の負荷を軽減すると共に、この伝送
方式で複数の制御装置との間でデータのやりとり
を行わせる場合の制御装置の共用バツクアツプが
可能となる。共用バツクアツプとは、第７図ａで
示されるように、通常制御装置C₁，C₂で制御さ
れている装置S₁，S₂に対して制御装置C₁または
C₂が故障した場合、装置S₃を制御している制御
装置C₃で制御装置C₁またはC₂の機能を肩代わり
するものであり、制御装置C₃に接続された第７
図ｂのような送信用OUTメモリのうち装置S₁，
S₂へのブロツクを常時は禁止しておき、バツクア
ツプ時許可する事で機能の肩代わりを行うことが
できる。装置S₁またはS₂からのデータは制御装置
C₃のINメモリへ常時入力しておく。

また、本方式に係る伝送装置を相互に接続し相
互のINメモリの内容を他のOUTメモリへ転送制
御すれば一つの伝送システムのデータを他系の伝
送システムへ容易に伝送することができる。両系
間のデータは、各系のシステム規模に応じ独立に
伝送され両系へのデータ転送制御時間のみが、両
系伝送に伴う待ち時間となる。第８図は、本方式
を採用して子ループ伝送システムLS₁，LS₂，
LS₃を伝送ステーシヨンで結合した場合の一例を
示している。第８図において、PC₁〜PC₉は制御
装置、ST₁〜ST₁₃はステーシヨンである。

このように１回に伝送できる最大の情報ワード
を限定し、伝送完了時には直ちに伝送権を次のス
テーシヨンへ委譲することによつて、各ステーシ
ヨンに順次一定時間だけ伝送路を使用させるよう
にし、また、送信用データを記憶するOUTメモ
リと、受信データを記憶するINメモリを設け、
ステーシヨン相互だけでなく各ステーシヨンに接
続される制御装置との間でもこの両メモリを通じ
て伝送データのやりとりを行ない、OUTメモリ
のデータは、ブロツク毎に各ステーシヨンでサイ
クリツクに伝送されると共に、応答性を要求され
るデータに対しては、そのデータを優先的に伝送
させることにより合理的な伝送システムを構成で
きる。また、各送信ブロツク毎にデータ送信の許
可／禁止を制御できるため、データ送信不要のブ
ロツクについは送信禁止と制御することにより、
送信すべきブロツク数が減少し、各ステーシヨン
における伝送の制御手順を簡素化することができ
る。さらに、伝送装置による制御装置のバツクア
ツプ、二重伝送システムへの拡張および伝送装置
と制御装置とのデータのやりとりが簡易に独立に
且つ非同期に行なえる等の利点も生ずる。

なお、本発明は上述し且つ図面に示す実施例に
のみ限定されることなく、その要旨を変更しない
範囲内で種々変形して実施することができる。

以上詳述したように本発明によれば、伝送装置
の伝送装置の簡素化および接続する制御装置の伝
送に対する処理の簡略化等を可能とするデータ伝
送システムを提供することができる。

【図面の簡単な説明】

第１図は従来システムの一例を説明するための
図、第２図〜第５図は本発明の一実施例を説明す
るための図、第６図は同実施例に用いられる装置
の要部の構成を示すブロツク図、第７図ａ，ｂお
よび第８図は同実施例を応用した実施例をそれぞ
れ説明するための図である。１１……マイクロプロセツサ、１２……プログ
ラムメモリ、１３……番地変換メモリ、１４……
入力メモリ（INメモリ）、１５……出力メモリ
（OUTメモリ）、１６……伝送制御回路、１７…
…制御装置、１８……バス切換回路、C₁〜C₃…
…制御装置、S₁〜S₃……装置、ST₁〜ST₁₃……
ステーシヨン（伝送装置）、PC₁〜PC₉……制御装
置、LS₁〜LS₃……子ループ。

Claims

【特許請求の範囲】１複数の伝送装置の相互間が伝送路により接続
されたデータ伝送システムにおいて、前記伝送装
置それぞれに、送信すべきデータを一回に伝送可
能な最大の情報量でブロツク化して記憶する出力
メモリと、到来する他の全ての伝送装置からのデ
ータを受信し当該データのうち予め設定されたブ
ロツク番号及び伝送装置番号を有するデータのみ
を取込んで記憶する入力メモリと、伝送装置が伝
送完了時に伝送路使用権を他の伝送装置に委譲す
る制御手段とを備え、この制御手段により伝送路
使用権が委譲された伝送装置は、所定の伝送路使
用時間内に出力メモリに記憶されているブロツク
毎のデータを順次伝送路に伝送するようにしたこ
とを特徴とするデータ伝送システム。２制御手段は、各伝送装置に割当てられた所定
の伝送路使用時間毎に当該伝送装置によつて送信
データの優先度を制御し優先データを非優先デー
タに割込んで先にブロツク化して伝送可能な特許
請求の範囲第１項記載のデータ伝送システム。３制御手段は、ブロツク毎のデータの伝送の許
可、禁止を制御するように構成された特許請求の
範囲第１項または第２項記載のデータ伝送システ
ム。