JPS5981750A - マルチプロモツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、Ｌｌ−カルメモリに格納されたプログラムに
より単独で動作可能なブロセソジ・が複数個共通ハスに
接続されてなるマルチゾし！ヒラサシステムに関し、特
にそのデバッグ方式の改良に関するものである。

従来技術と問題点 最近におけるマイクロブしＩ七ノナやメモリ素子の高集
積化、低価格化により、各種情報処理装置のプロセソザ
化が容易となり、史に進んでマルチプロセッサ構成とし
て高速処理を行なうことが一般化しつつある。

マルチプロセッサシステムは例えば第１図に示すように
、共通バス１に、マイクロブロセノザ２゜ローカルメモ
リ３及び共通ハスインターフェイス部４等からなるプロ
セッサ５，６、共通メモリ７゜入出力機器８を収容する
ｉ　／　ｏチャネル装置９等の各デバイスを接続するも
のであるが、通ｔ〒；、各プロセッサ５．６は共有のブ
臂コグラムやデータは共通メモリ７に格納し、各プロセ
ノジ・に固有のプログラムやデータは個々のローカルメ
モリ３に格納するようにして共通バス１の使用頻度を下
げ、共通バス１の渋滞による処理速度の低下を防止して
いる。

しかし、その反面、プログラム（或いはデータ）がロー
カルメモリ３に格納されているため、例えばプロセッサ
をランさせておいてｔ旨定しノこフ“ログラムのアドレ
スで停止させるようなプログラムのデバッグを行なう際
に、各プロセッサのローカルパスｌＯにデバッガ（デバ
ッグ装置）　１１を接続しなければならなかった。その
ため、プロセッサ５゜６の各々にデバッガ１１とのイン
ターフェイス回路（接続線、コネクタ等）１２を設けな
ければならず、また１つのデバッガ１１では１つのプロ
セッサに対してしかデバッグすることができなかった。

発明の目的 本発明はこのような従来の欠点を改善したものであり、
その目的は、簡単なハードウェアを追加するだけで、共
通バスにデバッガを接続して各プロセッサのプログラム
のデバッグができるようにすることにある。以下実施例
について詳細に説明する。

発明の実施例 第２図は本発明実施例システムの概略構成図であり、２
０．２１はプロセッサ、２２．２３はマイクロプロセッ
サ、２４．２５はローカルハス、２６．２７は１」−カ
ルメモリ、２８．２９は共通ハス・インターフェイス部
、３０は共通ハス、３１は共通メモリ、３２は入出力機
器、３３はｉ　／　ｏヂャネル装置、３４はデハソヵで
ある。プロセッサ２０．２１は、内部にマイクロブ１，
１セソザ２２．２３．　　ローカルメモリ２６．２’７
．共通ハスインターフェイス部２８．２９を右し、−ン
・イク１」ソ′１Ｊセッサ２２．２３はローカルメモリ
２６．２’７中の命令を取り出して実行したりその中の
データに対してアクセスする。また共通バスインターフ
ェイノ、部２８゜２９を介して共通メモリ３Ｉ中のデー
タをアクセスしたり、ｉ　／　ｏチャネル装置３３の制
御レジスタにアクセスする。

第２図示マルチプロセソリーソステムにおい一ζ、デバ
ッグモート”でないときは（以１・この状態をノーマル
モードという）、プ１ｊセノナ２０力（ローカルメモリ
２Ｇに対し、プロセッサ２１がｉクーカルメモリ２フに
対しアクセスする場合、共通バスインターフェイス部２
８．２９は何等動作せず、共通バス３０を占有するごと
はない。また、共通メモリ３１またはｉ１０チャネル装
置３３にアクセスする場合は、共通バスインターフェイ
ス部２８．２９が共通バス３０の占有を行ない、ローカ
ルパス２４．２５上のアドレスを共通バス３０上のアド
レスへ変換する動作を行なって共通メモリ３１またはｉ
　／　ｏチャネル装置３３とでデータの転送を行なう。

一方、デバッグモードでは、各プロセッサ２０゜２１か
ら共通メモリ３１またはｉ　／　ｏチャネル装置ｖ７３
３へのアクセスは上記と同様に行なわれるが、ローカル
メモリ２６．２７をアクセスするときにも、共通バスイ
ンターフェイス部２８．２９は、共通ハス３０を占イｊ
し、１：ｊ−カルパス２４．２５上のアドレスを変換し
て共通バス３０」二にダミーのアドレスを出力し、実際
にはＬ＋−カルメモリ２６．２７と転送を行なっている
データ等を共通バス３０」二にも出力する。

第３図は共通バス３０．ローカルパス２４，２５のアル
レス空間の内容を示す線図であり、斜線を施した部分が
実際にメモリ、レジスタ等に存在→゛る領域を示し、そ
れ以外の部分がタミーのアルレス空間を示す。共通バス
３０のアｌ゛レス空間中におりるプロセソ”）’２０の
ローカルメモリ２６川ダミー空間は、マイクロプロセッ
サ２２とローカルメモリ２６との間でアクセスが行なわ
れるト祭にリーカルハス２４−Ｊ二に送出されるア１ζ
レスの共通ハス３０上のアドレス・＼の変換領域であり
、このｎＲ域を観誹Ｉすることで′フィクロプロセッサ
２２とローカルメ′むり２６間のアクセス状態を把握す
ることができる。また、ブＩ−７むッサ２１のローカル
メモリ２７川ダミー空間は、マイクロプロセラ力・詔と
ローカルメモリ２７との間でアクセスが行なわれている
際にＵ−カルハス２５」二に送出されるアドレスの共通
ハス３０上のアルレスへの変換領域であり、この領域を
観測することでマイクロブ１コセソザ２３とＬｌ−カル
メモリ２７間の°Ｊ′クセス状態を把握することができ
る。なお、プロセッサ２０．２１のｉ　／　ｏチャネル
レジスタダミー空間と共通メモリダミー空間は、プロセ
ッサ２０，２１と共通メモリ３１及びｉ１０チャネル装
置３３との間で一アクセスが行なわれる際に使用される
ダミー空間である。

第４図は、第３図示システムにおけるプロセソザ２０．
共通バス３０及びデバッガ３４部分のより詳細なブロッ
ク図である。同図において、マイクロブし１セソザ２２
はローカルメモリ２６との間でライト信号、リード信号
、アドレス信号、データ信号のやりとりを行なう。ライ
ト信号、リード信号は、公知のようにマイクロプロセッ
サ２２がデータやプログラムを書込み、読出す為の指令
信号である。アドレスデコーダ４０ば、アドレス信号を
入力とし、それを解読して、マイクロプロセッサ２２が
共通メモリ３１．ｉ１０チャネル装置３３をアクセスす
るときに共通バス選択信号を共通バスインタフェース部
２８の共通バス制御部４１に出力し、またマイクロプロ
セッサ・２２がローカルメモリ２６をアクセスするとき
にローカルメモリ選択信号を共通ハス制御部４１及びロ
ーカルメモリ２６に出力する。

共通バス制御部４１は、上記共通バス選択信号。

ローカルメモリ選択信号及びローカルハスのライト信号
、ソー１′信号、共通ハスの共ｊｍハス占有制御信号を
人力として所定のハス制御を行ない、アドレスドライバ
４３．データ１−ライム４４．データレシーバ４５ヘゲ
ート信号を出力しζごれらを制御するとともに、ローカ
ルハスのう・イト信号、ソー１信号を共通バス３０へ出
力する。共通バス占有制御信号は、後述する共通バス要
求信号により、他のデバイスが共通バス３０を使ってい
ないことを確認して、共通バス３０を使用可能に′４る
とともＧこ、他デバイスが同時に共通バス３０を使わな
いようにする為の信号である。共通バス３０が使用可能
になったとき、共通バス使用中信号が共通バス制御ｇ＋
＋４＋から共通バス占有制御信号に出力される。モー１
切換スイツチ４６は、プロセッサ２０をデバッグモーｌ
°とノーマルモー］・”とに切換えるための切換手段で
あり、スイッチ情報は共通ハス制御部４１に人力される
。

アドレス変換部４２は、１：１−カルハスのアドレスを
第３図で説明したように共通ハス３０のアドレス信号の
アドレスに変換するものであり、変換されたアドレス信
号はアドレスドライバ４３を介して共通バス３０に出力
される。またデータドライバ４４は、ローカルバスのデ
ータ信号を共通バス３０へ出力し、データレシーバ４５
ば逆に共通バス３０上のデータ信号を受けてローカルバ
スへ出力するものである。

第５図は第４図における共通）＜ス制御部４１の実施例
を示すブロック図である。共通バス選択信号は、直接に
オア回路（資）に入力され、ローカルメモリ選択信号は
アンド回路５１を介してオア回路５０に入力され、オア
回路５０の出力が共通／Ｎス要求信号としてバス占有制
御部５２に入力される。モート切換スイッチ４６のスイ
ッチ情報は、゛１ンド回路５１のゲート信号となり、デ
パ・ノブモードのときにのみアンド回路５１が開く。例
えば、モード切換スイ・ノチ４６のスイッチ情報はデバ
ッグモードで“′１”。

ノーマルモードで０″となる。

バス占有制御部５２は、共通バス占有制御信号を識別し
一ζ共通バス３０が空いていれば共通バス要求信号を受
りたとき共通バス使用可能信号を出力してテント回路５
３〜５７のケートを開（ととも４．Ｚ、共通ハス占有制
御信号に共通）＼ス使用中１行号を出ツノする。アンド
回路５３．５４はり一カルノ＼スのライ１−信号、リー
ド信号を共通ノース３０に出力し、アン１回路５５ば共
通ハス要求信号を人力としアトシ・スＩ・ライム４３の
ゲート信何を出力する。また、共通）＜ス選択信号とロ
ーカルハスのライト信号、リ−１”信号とのアンドをと
るアン１゛回ＷＲ５ｆｉ　、　５７が設りられ、アンド
回路５１の出力とアンド回１７３５（ｉの出力とのオア
がオア回路５８でとられてテント回路５旧こ人力され、
その出力がデータ１゛ライノ＼４４のケート信号となる
。更に７７１回路５７の出力がアント回路６０に入力さ
れその出力がデータレシーツＸ４５のケート信号となる
。

第４図及び第５図におい”（、ノーマルモート時におい
ては、アンド回路５１が閉じられても）イ】の−ご、ロ
ーカルメモリ選択信号が出力されても共通ノ＼ス要求信
号が出力されず、共通ノ＼ス３０はプＵセ・ノサ２０に
占有されることばない。従って、このとき、ローカルメ
モリ２６とのデータの書込め、読出し７はＬｌ−カルハ
スを介し°このみ実施される。

ノーマルモート時において共通バス選択信号が出力され
たときば、オア回路５０を介して共通ハス要求信号がバ
ス占有制御部５２に出力されるので、バス占有制御部５
２は共通バス３０が使用可能になると共通ハス使用可能
信号をアンド回路５３〜６０に出力する。従って、共通
バス３０ヘデータを刊込む場合は、ローカルバスのライ
ト信号がアント′Ｕ路５３を介して共通バス３０に出力
され、テント回路５５を介してアドレスドライバのゲー
ト信号が出力され、またアンド回路５６．オア回路５８
．アント回路５９を介してデータドライバ４４のゲ°−
ト信号が出力される。これにより、ア１ルス１°゛ライ
バ４３．データ；Ｓライム４４を介してアドレス信号、
データ信号が共通バス３（）に出力され、共通バス３０
への書込みが行なわれる。共通バス３０からデータを読
出ず場合は、ローカルバスのリード信号がアンド回路５
４をかいして共通バス３０へ出力され、アンド回路５５
を介してアドレスドライバ４３ヘゲート信号が出力され
、アンド回路５７．６０を介してデータドライバ４４ヘ
ゲート信何が出力される。ごれにより、共通ハス３０ヘ
アドレスが出力され、共ｊｆｆｌハス３０へ続出された
データがデータレシーバ４５を介してローカルハスへ出
力され、マイクロプロセッサー２２・＼靴み込まれる。

以上のようなノーマルモードの動作は、従来の情報処理
装置と同様である。

一方、デバッグモーＦ時においては、共通ハス選択信号
が出力された場合の動作は−１−記ノーマルモード時と
同様であるが、Ｕ−カルメモリ選択信号が出力された場
合の動作は以上のように相違する。即ち、ローカルメモ
リ選択信号が出力されると、実際のデータ書込め、読出
しはノーマルモード時と同様にローカルハスを介して行
なわれるが、アンド回路５１．オア回路５０を介し５て
共通ハス′ＪＪｊ求信号が出力されるので、バス占イ１
制御部５２は共ｊｌバス３０を占有するように動作し、
占有−４′ると共通バス使用可能信号を出力する。従っ
て、１ノーカルメモリ２６の書込みが行なわれる場合は
、アン１回路５３を介して共通バス３０ヘラ・イ１−信
号が出力され、アンド回路５５を介してアドレスドライ
バ４３−゛・ゲート信号が出力され、またアンド回路５
８．５９を介してデータドライバ４４−＼ゲート信号が
出力される。

この為、共通ハス３０上−＼アドレスと司込みデータが
出力される。しかし、このときのアドレスは第３図に示
したようにダミー空間なので、共通バス３０上で実際に
書込みが行なわれることばない。またローカルメモリ２
６の読出しが行なわれる場合は、アンド回路５４を介し
て共通バス３０ヘリード信号が出力され、アンド回路５
５を介してアドレスドライバ４３ヘゲート信号が出力さ
れ、またアント回路５８゜５９を介してデータドライバ
４４ヘゲート信号が出力される。この為、共通バス３０
上ヘアドレスとローカルメモリ２６から読出されたデー
タが出力されることになる。しかし、このときのアドレ
スも第３図に示したようにダミー空間なので、共通バス
３０上で実際に読出しが行なわれることはない。

本実施例のマルチプロセッサシステムは以上のような構
成を有するので、ローカルメモリ２６中のプログラムを
デバッグする場合には、第４図に示すようにデバッガ３
４をコネクタＣＮ等の接続具を介して共通バス３０に接
続すれば良い。例えばそのデバッグが、プログラムのあ
るアドレスの実行で停止させる内容のものであるときは
、デバッガ３４の比較器４７を共通バス３０のアドレス
線に接続し、停止アドレス設定器４８に停止させたいア
ドレスを設定して比較器４７で両者のアドレスを比較さ
せ、一致したときにアンド回路４９によりリード信号の
タイミングでマイクロプロセッサ２２に停止信号を出力
するように構成すれば良い。ノ（通バス３０に接続され
ている他のプロセッサもこの状態で同様にしてデバッグ
することができる。他の種類のデバッグも同様に共通バ
ス３０にデバッガを接続して実施できる。従って、デバ
ッガ３４とのインターフェース回路（接続線、コネクタ
等）は共通バス３０に１個だけ設けておくだけで足りる
。

第３図及び第４図において、従来のマルチプロセッサシ
ステムと比べて増加したハードウェアは、モード切換ス
イッチ４６．アンド回路５１．オア回路５０．６０だけ
である。このように、少ないハードウエアのＬ（９加で
共通バス３０にデバッガを接続してローカルメモリ中の
プログラムのデバッグができ、然も複数のプロセッサに
対して唯一のデバッガでデバッグできる。また、ノーマ
ルモードではローカルメＴ；りのアクセス時に共通バス
３０を占有することはないので、マルチプロセッサ構成
の特徴である高速処理を損なうこともない。

発明の詳細 な説明したよ・）に、本発明によれば、共通バスに複数
のプ１．Ｉセッサが接続され、各プロセッサは１１Ｍ々
にｌ」−カルメモリを有し、該ローカルメモリに対しア
クセスするときは前記共通バスを占有せず、前記共通バ
スに接続された回路にアクセスするときに前記共通バス
を占有するように構成されたマルチプロセッサシステム
において、前記プロセラ９゛をノーマルモートとデバッ
グモードとに切換えるＬＩＩ換手段を設り、デバッグモ
ート時においては、−゛１−カルメモリをアクセスする
際にそのアＩ−レス、データ、ライト信号、リード信号
を共通ハス・＼も出力するようにしたものであり、各プ
ロセッサ２０におりるマイク１コブし１セツサとＵ−カ
ルメモリ間とでやりとりされる情報が共通ハス」二で確
認可能となるので、テハソカを共通バスに接続すること
でプログラムのデバッグが可能となる。

この為、従来の如く各プロセラＪにデバッガ用のインタ
ーフェース■路を設りておく必要がなく、然も唯一のデ
バッガで複数のプロセラ・す゛のデバッグが可能となる
利点がある。従って、本発明をノ（通ハスに複数のプロ
セッサが接続されたシステＪ・に適用すればデバッグが
経？Ａ的１．つ容易に実施−Ｃき゛ζ非常に有効である
。

【図面の簡単な説明】

第１は従来のマルチプロセソジ”システムの概略構成図
、第２図は本発明実施例システムの概略（ト１成図、第
３図は共通バス３Ｑ、　　ｌ：Ｊ−カルハス２４．２５
のアドレス空間の内容を示す線図、第４図は第３図示シ
ステムにおりるプ１」セノザ２０．共通ハス３０及びデ
バッガ３４部分のよりｎ’ｒＩＩＩｌなソしｌツク図、
第５図は第４図における共通ハス制御部４１の実施例を
示すブロック図である。 ２０、２１はプロセッサ、２２．２３はマイクし！プロ
セッサ、２４．２５はローカルハス、２６．２７はロー
カルメモリ、２８．２９は共通バスインターフェイス部
、３０は共通バス、３１は共通メモリ、３２は入出力機
器、３３はｉ　／　ｏチャネル装置、３４ばデバッガ、
４０はアドレスデコーダ、４１は共通ハス制御部、４２
はアドレス変換部、４３はアドレスドライバ、４４はデ
ータドライバ、４５はデータレシーバ、４６はモード切
換スイッチである。 （外３名） 第１図 手続補正書く方式） 昭和５８年１り月遵日 特詐庁長官　若　杉　和　夫　殿 １、事件の表示 昭和５７年特許願第１０８７６８号 ２、発明の名称 マルチプロセッサシステム ３、　？ｉｌｉ正をする者 事件との関係　　特許出願人 住　所　　川崎市川崎区田辺新Ｆｉｌ　１番１号名　称
　　（５２３）富士電機製造株式会社代表者阿部栄夫 （外１名） ４、代理人 住　所　　東京都豊島区南長崎２丁目５番２号（１）明
細書節１６頁ｉ１３行「第１は従来の・・・」を「第１
図は従来の・・・１と補正する。

Claims (1)

【特許請求の範囲】
1. 共通バスに複数のプロセッサが接続され、各プロセッサ
   は個々にローカルメモリを有し該ローカルメモリに対し
   アクセスするときは前記共通ハスを占有・りす前記共通
   バスに接続された他回路に対しアクセスするときは前記
   共通バスを占有するマルチプロセ・７サシステムにおい
   て、前記共通バスにデバッガを接続し、前記プロセッサ
   をノーマルＥ−１’とデバッグモードとに切換える切換
   手段を設＆Ｊ、デバッグ時には前記プロセッサが前記ロ
   ーカルメモリに対しアクセスする際に前記共通バスを占
   有し前記ブｒＪセッサと前記ローカルメモリ間でやりと
   りされるアクセス情報を該占有した共通ハス」二にも出
   力するように構成したことを特徴とするマルチプロセッ
   サシステム。