JPS59103153A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59103153A JPS59103153A JP21274782A JP21274782A JPS59103153A JP S59103153 A JPS59103153 A JP S59103153A JP 21274782 A JP21274782 A JP 21274782A JP 21274782 A JP21274782 A JP 21274782A JP S59103153 A JPS59103153 A JP S59103153A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- bit
- control section
- control part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract 1
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は第２制御部の被制御レジスタをビット単位でセ
ットリセット制御するための処理が容易にできるデータ
処理装置に関する。
ットリセット制御するための処理が容易にできるデータ
処理装置に関する。
（２）従来技術と問題点
従来データ処理のため第１制御部と第２制御部とを有す
るデータ処理装置の例を第１図に示す。第１１図におい
て、第１制御部ＩＰＵには中央処理装置（ＩＰＵ 、コ
ンソールバスＯ８Ｂ 。
るデータ処理装置の例を第１図に示す。第１１図におい
て、第１制御部ＩＰＵには中央処理装置（ＩＰＵ 、コ
ンソールバスＯ８Ｂ 。
アドレスバスＡＤＢ、７’−タバスＤＴＢ、７ドレスデ
コーダＡＤＤと下記のレジスタとが設けられている。即
ちアドレス選択レジスタＳＡＲと、出力データバスレジ
スタＯＤＲと、それらの結合用マルチブレフサＭＰＸと
、第２制御部のレジスタ内容の格納用レジスタＤＲであ
る。アドレス選択レジスタ８ＡＲは後述する第２制呻部
のレジスタを選択する。第２制御郡２ＰＨにはアドレス
選択レジスタの出力についてのデコーダＳＡＤとデータ
をセントできる複数のレジスタ０ＰＳＲと、結合用マル
チプレクサＭＰＲとを具備し、レジスタ０Ｐ８Ｈの例え
ば１６ビツトのうち成るビットが“ｏ″であるか“１′
であるかによって、第２制岬部の動作モードを細々選択
できるものとする。第１制御部ＩＰＵの中央処理装置Ｃ
ＰＵは任意のレジスタ０ＰＳＲを指定してその内容をビ
ット単位でセント・リセットする命令を具備している。
コーダＡＤＤと下記のレジスタとが設けられている。即
ちアドレス選択レジスタＳＡＲと、出力データバスレジ
スタＯＤＲと、それらの結合用マルチブレフサＭＰＸと
、第２制御部のレジスタ内容の格納用レジスタＤＲであ
る。アドレス選択レジスタ８ＡＲは後述する第２制呻部
のレジスタを選択する。第２制御郡２ＰＨにはアドレス
選択レジスタの出力についてのデコーダＳＡＤとデータ
をセントできる複数のレジスタ０ＰＳＲと、結合用マル
チプレクサＭＰＲとを具備し、レジスタ０Ｐ８Ｈの例え
ば１６ビツトのうち成るビットが“ｏ″であるか“１′
であるかによって、第２制岬部の動作モードを細々選択
できるものとする。第１制御部ＩＰＵの中央処理装置Ｃ
ＰＵは任意のレジスタ０ＰＳＲを指定してその内容をビ
ット単位でセント・リセットする命令を具備している。
従来のこの命令による制御は比較的複雑であった。即ち
中央処理装置ｏｐｕのアクセスするｆ地をדａｙａａ
”、ד０７０２”、Ｘ“０７０４” と３つの番地を
定める。このときＸの印は“内を１６進法で表示するこ
とを意味している。ד０７００”をアドレス選択レジ
スタＳＡＲの番ｊｔｋ、Ｘ″０７０２”を出力データバ
スレコーダＯＤＨの番地、ד０７０４” を２ＰＵの
マルチプレクサＭＰＨの出力の番地として割当てる。（
なおד０７０４” は読出しのみ可能で書込みはでき
ない。）第２制陣部の所定のレジスタにデータをセット
する。そのためまずד０７００” 番地に対し畳込み
（ｗＲｘｒｇ）命令を発し、第１制１Ｉｌｌ郡のアドレ
ス選択レジスタ５ＡＦＥ Ｋ所望の第２制御部レジスタ
のアドレスをセットし、第２制御部に送出する。ד０
７０２” 番地の出方データバスレジスタＯＤＨには次
いでデータがセットされる。
中央処理装置ｏｐｕのアクセスするｆ地をדａｙａａ
”、ד０７０２”、Ｘ“０７０４” と３つの番地を
定める。このときＸの印は“内を１６進法で表示するこ
とを意味している。ד０７００”をアドレス選択レジ
スタＳＡＲの番ｊｔｋ、Ｘ″０７０２”を出力データバ
スレコーダＯＤＨの番地、ד０７０４” を２ＰＵの
マルチプレクサＭＰＨの出力の番地として割当てる。（
なおד０７０４” は読出しのみ可能で書込みはでき
ない。）第２制陣部の所定のレジスタにデータをセット
する。そのためまずד０７００” 番地に対し畳込み
（ｗＲｘｒｇ）命令を発し、第１制１Ｉｌｌ郡のアドレ
ス選択レジスタ５ＡＦＥ Ｋ所望の第２制御部レジスタ
のアドレスをセットし、第２制御部に送出する。ד０
７０２” 番地の出方データバスレジスタＯＤＨには次
いでデータがセットされる。
ここで中央処理装置ＣＰＵがレジスタセント信号Ｒ３を
送出すると、アドレス選択レジスタ８ＡＨにより選択さ
れたアドレスのレジスタ０ＰＳＲＫ対し、出力データバ
スレジスタｏＤＲのデータがセットされる。
送出すると、アドレス選択レジスタ８ＡＨにより選択さ
れたアドレスのレジスタ０ＰＳＲＫ対し、出力データバ
スレジスタｏＤＲのデータがセットされる。
次に第２制御部の所望のレジスタがＱＰ１９Ｒ１である
としてそのレジスタのビット０を１”にセットする場合
について述べると、レジスタ０Ｐ１３１１を読出しくＲ
ＥＡＤ） する。この命令プ筒グラムの全体は ＭＶ＝１．Ｘ″０７００”（ＤＡ）−ＯＰ８Ｒ１を選択
せよ ＭＶ Ｘ“０７０４“（ＤＡ）、ＤＲ・０ＰＳＲ１ノ
内容をレジスタＤＲへ読込 め ５Ｂｉｔ ＝ ０ 、 ＤＲ°−レジスタＤＲのビット
０を“１”にセットせよ ＭＹ ＤＲ，Ｘ“０７０２″（ＤＡ）−０ＰＳＲ１に
新データな誉込めとなる。結合用マルチプレクサＭＰＸ
の所では前記２誉目の命令のときアドレス指定されたレ
ジスタ（ここでは０ＰＳＲ１）のデータが取込まれレジ
スタＤＨへ転送される。このように命令プログ、７ムの
ステップ数が多く要処理時間が長くなった。
としてそのレジスタのビット０を１”にセットする場合
について述べると、レジスタ０Ｐ１３１１を読出しくＲ
ＥＡＤ） する。この命令プ筒グラムの全体は ＭＶ＝１．Ｘ″０７００”（ＤＡ）−ＯＰ８Ｒ１を選択
せよ ＭＶ Ｘ“０７０４“（ＤＡ）、ＤＲ・０ＰＳＲ１ノ
内容をレジスタＤＲへ読込 め ５Ｂｉｔ ＝ ０ 、 ＤＲ°−レジスタＤＲのビット
０を“１”にセットせよ ＭＹ ＤＲ，Ｘ“０７０２″（ＤＡ）−０ＰＳＲ１に
新データな誉込めとなる。結合用マルチプレクサＭＰＸ
の所では前記２誉目の命令のときアドレス指定されたレ
ジスタ（ここでは０ＰＳＲ１）のデータが取込まれレジ
スタＤＨへ転送される。このように命令プログ、７ムの
ステップ数が多く要処理時間が長くなった。
（３） 発明の目的
本発明の目的は前述の欠点を改善し、簡易なグロク、ｌ
ｉＦムにより第２制岬部の破割節レジスタをビット単位
でセット・リセット制御のできるデータ処理装置を提供
することにある。
ｉＦムにより第２制岬部の破割節レジスタをビット単位
でセット・リセット制御のできるデータ処理装置を提供
することにある。
（４） 発明の構成
前述の目的を達成するための本発明の構成は、データ処
理のため第１制御部と第２制御部とを有するデータ地塊
装置において、第１制岬部は中央処理装置と出力データ
バスレジスタとを具備し第２制御部のレジスタ内容を格
納するレジスタを具備することなく、第２制御部には前
記アドレス選択レジスタ出力により選択され前記出力デ
ータバスレジスタのデータのセットされるレジスタを具
備し、第１制御部の中央処理装置が前記出力データバス
レジスタを書込むアドレスと同一アドレスで第２制御部
を読出し且つビット処理を行なわせる命令を発したとき
アドレス選択レジスタによって選択された第２制御部の
レジスタについてビット処理命令が実行されることであ
る。
理のため第１制御部と第２制御部とを有するデータ地塊
装置において、第１制岬部は中央処理装置と出力データ
バスレジスタとを具備し第２制御部のレジスタ内容を格
納するレジスタを具備することなく、第２制御部には前
記アドレス選択レジスタ出力により選択され前記出力デ
ータバスレジスタのデータのセットされるレジスタを具
備し、第１制御部の中央処理装置が前記出力データバス
レジスタを書込むアドレスと同一アドレスで第２制御部
を読出し且つビット処理を行なわせる命令を発したとき
アドレス選択レジスタによって選択された第２制御部の
レジスタについてビット処理命令が実行されることであ
る。
（５）発明の実施例
第２図は本発明の一実施例として主要部構成を第１図と
対応して示すブロック図であり、第１制御部のみを示し
である。この第１制呻部ＩＰＵではデータレジスタＤＲ
が存在せず、マルチプレクサＭＸＰ周辺の接続が簡略化
されている。第２図の動作において、番地ד０７０４
″は存在せず、番地ד０７０２”に関しては読出し時
にはＭＰＲを、書込み時にはＯＤＲを選択するようにさ
れる。これはマルチグレクサＭＰＸにより容易に実現さ
れる。
対応して示すブロック図であり、第１制御部のみを示し
である。この第１制呻部ＩＰＵではデータレジスタＤＲ
が存在せず、マルチプレクサＭＸＰ周辺の接続が簡略化
されている。第２図の動作において、番地ד０７０４
″は存在せず、番地ד０７０２”に関しては読出し時
にはＭＰＲを、書込み時にはＯＤＲを選択するようにさ
れる。これはマルチグレクサＭＰＸにより容易に実現さ
れる。
ＭＶ＝１．Ｘ“０７００”（ＤＡ） ・０ＰＳＲ１を選
択せよ りＢｉｔ ＝ ０．Ｘ“０７０２”（ＤＡ）−７０２
番地を読んで来て同じ番 地でビット０に “１”をセットせ よ となる。これにより出方データバスレジスタＯＤＨの番
地を第２制陣部２ＰＵのレジスタ０ＰＳＲ１０番地に割
当てたこととして動作するから該レジスタ０ＰＳＲ１の
ピント０を“１”Ｋセットできる。
択せよ りＢｉｔ ＝ ０．Ｘ“０７０２”（ＤＡ）−７０２
番地を読んで来て同じ番 地でビット０に “１”をセットせ よ となる。これにより出方データバスレジスタＯＤＨの番
地を第２制陣部２ＰＵのレジスタ０ＰＳＲ１０番地に割
当てたこととして動作するから該レジスタ０ＰＳＲ１の
ピント０を“１”Ｋセットできる。
続出しくＲＥＡＤ） の動作においてＸ”０７００”
番地によりアドレス選択レジスタＢＡＲを読むこと ד０７０２”番地によりレジスタｓＡＲで選択すれる
第２制御部のレジ スタ０ＰＳＲ１の内容を読 となる。したがって読出しセットビット命令で出力デー
タバスレジスタＯＤＨの内容な読出す必要がないため第
１図におけるＯＤＲからマルチプレクサＭＰＸの接続線
が不要となる。
番地によりアドレス選択レジスタＢＡＲを読むこと ד０７０２”番地によりレジスタｓＡＲで選択すれる
第２制御部のレジ スタ０ＰＳＲ１の内容を読 となる。したがって読出しセットビット命令で出力デー
タバスレジスタＯＤＨの内容な読出す必要がないため第
１図におけるＯＤＲからマルチプレクサＭＰＸの接続線
が不要となる。
レジスタの特定ピントをリセットするときも同様に動作
させることができる。
させることができる。
（６）発明の効果
このようにして本発明によると簡易な命令プログラムに
より第２制（財）部の被制岬レジスタの特定ビットをセ
ント・リセットすることができ、要処理時間を短縮した
データ地理装置が得られる。
より第２制（財）部の被制岬レジスタの特定ビットをセ
ント・リセットすることができ、要処理時間を短縮した
データ地理装置が得られる。
第１図は従来のデータ処理装置の例を示す図、第２図は
本発明の一実施例の主要部構成を示す図である ＩＰＵ・・・第１割（２）部 ２ＰＵ・・・第２制
御部ＣＰＵ・・・中央処理装置 Ｏ８Ｂ・・・コン
ソールバスＳＡＲ・・・アドレス選択レジスタ ＯＤＲ
・・・出力データバスレＭＰＸ・・・結合用マルチプレ
クサ ＤＲ・・・データ格納用レジスタ０ＰＳＲ・・・
データセット用レジスタ時計出願人 菖士通株式会社 代理人弁理土鈴木栄祐 −３！
本発明の一実施例の主要部構成を示す図である ＩＰＵ・・・第１割（２）部 ２ＰＵ・・・第２制
御部ＣＰＵ・・・中央処理装置 Ｏ８Ｂ・・・コン
ソールバスＳＡＲ・・・アドレス選択レジスタ ＯＤＲ
・・・出力データバスレＭＰＸ・・・結合用マルチプレ
クサ ＤＲ・・・データ格納用レジスタ０ＰＳＲ・・・
データセット用レジスタ時計出願人 菖士通株式会社 代理人弁理土鈴木栄祐 −３！
Claims (1)
- データ処理のため第１制師部と第２制帥部とを有するデ
ータ処理装置において、第１制御部は中央処理装置と出
力データバスレジスタと第２！ＩＩ却部のレジスタを選
択するアドレス選択レジスタとを具備し第２制御部のレ
ジスタ内容を格納するレジスタを具備することなく、第
２制御部には前記アドレス選択レジスタ出力により選択
サレ前記出力データバスレジスタのデータのセットされ
るレジスタ全具備し、Ｍ１制御部の中央処理装置が前記
出力データバスレジスタを書込むアドレスと同一７ドレ
スで第２ｉ１部を読出し且つビット処ｄｌ−行なわせる
命令を発したときアドレス選択レジスタによって選択さ
れｆｃ第２ｉｆｆｌｌ陣部のレジスタについてビット処
理命令が実行されることｔ−特徴とするデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21274782A JPS59103153A (ja) | 1982-12-06 | 1982-12-06 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21274782A JPS59103153A (ja) | 1982-12-06 | 1982-12-06 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103153A true JPS59103153A (ja) | 1984-06-14 |
Family
ID=16627750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21274782A Pending JPS59103153A (ja) | 1982-12-06 | 1982-12-06 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535820A3 (en) * | 1991-09-27 | 1994-07-27 | Sun Microsystems Inc | Method and apparatus for a register providing atomic access to set and clear individual bits of shared registers without software interlock |
-
1982
- 1982-12-06 JP JP21274782A patent/JPS59103153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535820A3 (en) * | 1991-09-27 | 1994-07-27 | Sun Microsystems Inc | Method and apparatus for a register providing atomic access to set and clear individual bits of shared registers without software interlock |
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